Владельцы патента RU 2559705:
Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п.
В различных вычислительных и управляющих системах широко используются дешифраторы, реализованные на основе транзисторно-транзисторной и эмиттерно-связанной логики , работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами. Классическая архитектура дешифратора опубликована в статьях и книгах , серийно выпускаются микросхемы .
Существенный недостаток дешифраторов данного класса состоит в том, что его логические элементы, используя потенциальные двоичные сигналы, обладают многоярусной структурой, которую невозможно или неэффективно использовать на современных низковольтных техпроцессах, а также нелинейностью рабочих режимов элементов и критичностью параметров структуры логических элементов и входных сигналов. В конечном итоге это приводит к снижению быстродействия известных дешифраторов.
В качестве устройств обработки цифровой информации используются также транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал , реализующих функцию логической обработки входных токовых переменных.
Существенный недостаток известных схем данного класса состоит в том, что они не реализуют функцию преобразования двух входных токовых сигналов, имеющих четыре состояния «00», «01», «10», «11», в четыре выходных токовых сигнала. Это не позволяет на его основе создать полный базис средств обработки сигналов с токовыми переменными, функционирующих на принципах линейной алгебры.
В работах , а также монографиях соавтора настоящей заявки показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с двузначным и многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока Ι 0 . Заявляемое устройство «Дешифратор 2 в 4» относится к этому типу логических устройств и работает с входными токовыми сигналами и формирует выходной токовый сигнал.
Ближайшим прототипом заявляемого устройства является логическое устройство «Дешифратор 2 в 4», представленное в патенте US 5742154, содержащее первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого 11 выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20.
Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего дешифрацию состояния двух входных логических переменных и формирования в токовой форме четырех выходных сигналов. В конечном итоге это позволяет повысить быстродействие известных устройств преобразования информации с использованием заявляемого дешифратора и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры .
Поставленная задача решается тем, что в логическом устройстве «Дешифратор 2 в 4» (фиг. 1), содержащем первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого И выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20, предусмотрены новые элементы и связи - первый 1 логический вход устройства связан со входом третьего 18 токового зеркала, второй 2 логический вход устройства соединен со входом первого 15 токового зеркала, первый 21 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами второго 8 и пятого 12 выходных транзисторов и через вспомогательный источник опорного тока 20 связан со второй 19 шиной источника питания, второй 22 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами первого 7 и четвертого 11 выходных транзисторов и подключен к первому 23 токовому выходу третьего 18 токового зеркала, коллектор второго 8 выходного транзистора связан со входом второго 16 токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего 9 и шестого 13 выходных транзисторов и связан со вторым 24 токовым выходом третьего 18 токового зеркала, причем коллектор пятого 12 выходного транзистора связан со второй 19 шиной источника питания.
Схема логического устройства-прототипа показана на фиг. 1. На фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 формулы изобретения.
На фиг. 3 представлена схема заявляемого устройства в соответствии с п. 2, п. 3, п. 4 формулы изобретения.
На фиг. 4 приведена принципиальная схема фиг. 3 в среде компьютерного моделирования МС9 с конкретным выполнением основных функциональных узлов (токовых зеркал, источников опорного тока).
На фиг. 5 представлены результаты компьютерного моделирования схемы фиг. 4.
Логическое устройство «Дешифратор 2 на 4» фиг. 2 содержит первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого 11 выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20. Первый 1 логический вход устройства связан со входом третьего 18 токового зеркала, второй 2 логический вход устройства соединен со входом первого 15 токового зеркала, первый 21 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами второго 8 и пятого 12 выходных транзисторов и через вспомогательный источник опорного тока 20 связан со второй 19 шиной источника питания, второй 22 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами первого 7 и четвертого 11 выходных транзисторов и подключен к первому 23 токовому выходу третьего 18 токового зеркала, коллектор второго 8 выходного транзистора связан со входом второго 16 токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего 9 и шестого 13 выходных транзисторов и связан со вторым 24 токовым выходом третьего 18 токового зеркала, причем коллектор пятого 12 выходного транзистора связан со второй 19 шиной источника питания.
На фиг. 3 в соответствии с п. 2 формулы изобретения первый 1 логический вход устройства связан со входом третьего 18 токового зеркала через первый дополнительный инвертирующий каскад, выполненный в виде первого 26 дополнительного токового зеркала, согласованного с первой 17 шиной источника питания.
На фиг. 3 в соответствии с п. 3 формулы изобретения коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства через второй дополнительный инвертирующий каскад, выполненный в виде второго 27 дополнительного токового зеркала, согласованного со второй 19 шиной источника питания.
Кроме этого, на фиг. 3 в соответствии с п. 4 формулы изобретения коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства через третий дополнительный инвертирующий каскад, выполненный в виде третьего 28 дополнительного токового зеркала, согласованного со второй 19 шиной источника питания.
Рассмотрим работу предлагаемой схемы дешифратора с токовыми входами и выходами фиг. 2.
Дешифратор 2 в 4 реализует известные функции :
где А 0 , A ¯ 0 - прямой и инверсный сигналы на входе 1 устройства фиг. 2,
A 1 , A ¯ 1 - прямой и инверсный сигналы на входе 2 устройства фиг. 2.
Особенностью их реализации в линейной алгебре является использование для этой цели операции усеченной разности:
таблица истинности которой приведена ниже
Из таблицы следует, что из четырех возможных сочетаний значений входных переменных единичное значение функции соответствует только одному сочетанию, соответствующему условию А 0 >А 1 . Задавая в таблицу истинности прямые и инверсные входные переменные, можно получить единичное значение функции, соответствующее любому из возможных сочетаний значений входных переменных.
Применение этой операции приводит к следующему представлению логических функций дешифратора:
Реализация этих операций производится следующим образом.
Сигналы входных переменных А 0 и А 1 через логические входы 1 и 2 поступают на первое 15 и третье 18 токовые зеркала, с помощью которых происходит размножение указанных сигналов и изменение их знака. При этом сигнал А 0 передается в виде вытекающего тока (т.е. в виде А 0) и с помощью третьего токового зеркала 18 преобразуется во втекающий ток (т.е. к виду -А 0), а А 1 поступает в прямой форме в виде втекающего тока (т.е. в виде -A 1) и с помощью первого токового зеркала 15 преобразуется в вытекающий ток (т.е. к виду А 1).
В точке соединения выходов 22 первого токового зеркала 15 и 23 третьего токового зеркала 18 реализуется операция А 1 -A 0 . Разностный сигнал подается на объединенные эмиттеры транзисторов 7 и 11, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения.
Если разностный сигнал положителен, т.е. А 0 -А 1 >0, транзистор 7 закрыт, а транзистор 11 открыт и на выход 5 выдается квант втекающего тока, соответствующий -(A 0 -А 1)=А 1 -A 0 , реализующий выражение (2). При любых других сочетаниях значений квантов тока на выходе 5 ток будет отсутствовать.
Если же А 0 -А 1 ≤0, то транзистор 7 открыт, а транзистор 11 закрыт и на выход 3 выдается квант вытекающего тока, соответствующий А 0 -А 1 , реализующий выражение (3). При любых других сочетаниях значений квантов тока на выходе 3 ток будет отсутствовать.
В точке соединения выхода 21 первого токового зеркала и вспомогательного источника опорного тока 20 производится вычитание А 1 -1. Разностный сигнал подается на объединенные эмиттеры транзисторов 8 и 12, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения. Если разностный сигнал положителен, т.е. А 1 -1>0, транзистор 8 закрыт, а транзистор 12 открыт. Если разностный сигнал меньше или равен нулю, то транзистор 8 открыт, а транзистор 12 закрыт.
В первом случае сигнал через транзистор 12 замыкается на «землю». Во втором случае квант вытекающего разностного тока A 1 -1 с помощью третьего токового зеркала 16 преобразуется в квант вытекающего тока 1-A 1 и из него вычитается втекающий квант тока -A 0 . Разностный сигнал подается на объединенные эмиттеры транзисторов 9 и 13, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения. Если разностный сигнал положителен, т.е. транзистор 9 закрыт, а транзистор 13 открыт. При этом на выход 6 выдается разностный сигнал (1-A 1)-A 0 , в виде вытекающего кванта тока, реализующий выражение (4). При любых других сочетаниях значений квантов тока на выходе 4 ток будет отсутствовать.
Спецификой данного устройства является представление выходных сигналов в виде квантов втекающего (на выходах 3 и 4) и вытекающего (на выходах 5 и 6) тока. Для случая, когда необходимы все выходные сигналы одного направления, может использоваться схема дешифратора, приведенная на фиг. 3. Ее отличием от схемы на фиг. 2 является использование двух дополнительных токовых зеркал 27 и 28, ко входам которых подключены коллекторы транзисторов 11 и 13, а выходы являются выходами 5 и 6 дешифратора. В результате все выходные сигналы представлены квантами втекающего тока.
Как видно из приведенного описания, реализация устройства «Дешифратор 2 в 4» производится в виде стандартных логических функций по законам линейной алгебры путем формированием разности квантов тока 10. Реализация элементов на токовых зеркалах позволяет во многих случаях снизить напряжение питания, а так как все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, повышается общее быстродействие устройства. Использование стабильных значений квантов тока I 0 , а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).
Показанные на фиг. 9, фиг. 10 результаты моделирования подтверждают указанные свойства заявляемых схем.
Таким образом, рассмотренные схемотехнические решения логического устройства «Дешифратор 2 в 4» характеризуются двоичным токовым представлением сигнала и могут быть положены в основу вычислительных и управляющих устройств, использующих линейную алгебру, частным случаем которой является булева алгебра.
БИБЛИОГРАФИЯ
1. Патент US 6243319 В1, fig. 13.
2. Патент US 5604712 А.
3. Патент US 4514829 А.
4. Патент US 20120020179 A1.
5. Патент US 6920078 В2.
6. Патент US 6324117 В1, fig. 3.
7. Патентная заявка US 20040018019 A1.
8. Патент US 5568061 А.
9. Патент US 5148480 A, fig. 4.
10. Brzozowski I., Zachara L., Kos A. Universal design method of n-to-2n decoders // Mixed Design of Integrated Circuits and Systems (MIXDES), 2013 Proceedings of the 20th International Conference, 2013. - C. 279-284, Fig. 1.
11. Subramanyam M.V. Switching Theory and Logic Design / Firewall Media, 2011. Second, - 783 c, Fig. 3.174.
12. SN74LVC1G139 2-to-4 Line Decoder [Электронный ресурс]. URL: http://www.ti.com/lit/ds/symlink/sn741vc1g139.pdf.
13. Патент US 8159304, fig. 5.
14. Патент US №5977829, fig. 1.
15. Патент US №5789982, fig. 2.
16. Патент US №5140282.
17. Патент US №6624701, fig. 4.
18. Патент US №6529078.
19. Патент US №5734294.
20. Патент US №5557220.
21. Патент US №6624701.
22. Патент RU №2319296.
23. Патент RU №2436224.
24. Патент RU №2319296.
25. Патент RU №2321157.
26. Патент US 6556075, fig. 2.
27. Патент US 6556075, fig. 6.
28. Chernov N.I., Yugai V.Y., Prokopenko N.N., и др. Basic Concept of Linear Synthesis of Multi-Valued Digital Structures in Linear Spaces // 11th East-West Design & Test Symposium (EWDTS 2013). - Rostov-on-Don, 2013. - C. 146-149.
29. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.
30. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.
31. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие. - Таганрог: ТРТУ, 2004 г. - 118 с.
1. Дешифратор 2 на 4, содержащий первый (1) и второй (2) логические входы устройства, первый (3), второй (4), третий (5), четвертый (6) токовые логические выходы устройства, первый (7), второй (8) и третий (9) выходные транзисторы, базы которых объединены и подключены к первому (10) источнику напряжения смещения, четвертый (11), пятый (12) и шестой (13) выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму (14) источнику напряжения смещения, эмиттер первого (7) выходного транзистора соединен с эмиттером четвертого (11) выходного транзистора, эмиттер второго (8) выходного транзистора соединен с эмиттером пятого (12) выходного транзистора, эмиттер третьего (9) выходного транзистора соединен с эмиттером шестого (13) выходного транзистора, первый (3) токовый логический выход устройства связан с коллектором первого (7) выходного транзистора, второй (4) токовый логический выход устройства связан с коллектором третьего (9) выходного транзистора, коллектор четвертого (11) выходного транзистора связан с третьим (5) токовым логическим выходом устройства, коллектор шестого (13) выходного транзистора связан с четвертым (6) токовым логическим выходом устройства, первое (15) и второе (16) токовые зеркала, согласованные с первой (17) шиной источника питания, третье (18) токовое зеркало, согласованное со второй (19) шиной источника питания, вспомогательный источник опорного тока (20), отличающийся тем, что первый (1) логический вход устройства связан со входом третьего (18) токового зеркала, второй (2) логический вход устройства соединен со входом первого (15) токового зеркала, первый (21) токовый выход первого (15) токового зеркала соединен с объединенными эмиттерами второго (8) и пятого (12) выходных транзисторов и через вспомогательный источник опорного тока (20) связан со второй (19) шиной источника питания, второй (22) токовый выход первого (15) токового зеркала соединен с объединенными эмиттерами первого (7) и четвертого (11) выходных транзисторов и подключен к первому (23) токовому выходу третьего (18) токового зеркала, коллектор второго (8) выходного транзистора связан со входом второго (16) токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего (9) и шестого (13) выходных транзисторов и связан со вторым (24) токовым выходом третьего (18) токового зеркала, причем коллектор пятого (12) выходного транзистора связан со второй (19) шиной источника питания.
2. Дешифратор 2 на 4 по п. 1, отличающийся тем, что первый (1) логический вход устройства связан со входом третьего (18) токового зеркала через первый дополнительный инвертирующий каскад, выполненный в виде первого (26) дополнительного токового зеркала, согласованного с первой (17) шиной источника питания.
3. Дешифратор 2 на 4 по п. 1, отличающийся тем, что коллектор четвертого (11) выходного транзистора связан с третьим (5) токовым логическим выходом устройства через второй дополнительный инвертирующий каскад, выполненный в виде второго (27) дополнительного токового зеркала, согласованного со второй (19) шиной источника питания.
4. Дешифратор 2 на 4 по п. 1, отличающийся тем, что коллектор шестого (13) выходного транзистора связан с четвертым (6) токовым логическим выходом устройства через третий дополнительный инвертирующий каскад, выполненный в виде третьего (28) дополнительного токового зеркала, согласованного со второй (19) шиной источника питания.
Похожие патенты:
Изобретение относится к средствам кодирования с использованием сокращенной кодовой книги с адаптивной установкой в исходное положение. Технический результат заключается в снижении объема информации, передаваемой от приемной стороны передающей стороне.
Изобретение относится к вычислительной технике, а именно к кодированию видеоинформации. Технический результат заключается в повышение эффективности кодирования и декодирования битового потока видеоинформации за счет разделения данных на энтропийные слои.
Изобретение относится к способу кодирования последовательности целых чисел, к устройству хранения и к сигналу, переносящему такую кодированную последовательность, а также к способу декодирования этой кодированной последовательности.
Изобретение относится к способу предварительного кодирования, а также к системе и способу построения кодовой книги предварительного кодирования в системе со многими входами и многими выходами (MIMO).
Изобретение относится к области техники, в которой используются оцифрованные сигналы, и может быть применен в устройствах связи, регистрации, записи, воспроизведения, преобразования, кодирования и сжатия сигналов, системах автоматического управления.
Изобретение относится к области электросвязи, а именно к области криптографических устройств и способов проверки электронной цифровой подписи (ЭЦП). .
Изобретение относится к области обработки цифровых сигналов, в частности к сжатию данных и улучшению энтропийного кодирования видеопоследовательностей. Техническим результатом является повышение эффективности и снижение вычислительной сложности энтропийного кодирования. Способ обработки потока данных, состоящего из множества синтаксических элементов, основан на замене синтаксических элементов, значения которых имеют высокую вероятность появления, синтаксическими элементами, значения которых имеют низкую вероятность. Определяют для синтаксического элемента контекст и вычисляют вероятность появления значений тех синтаксических элементов в модели потока данных, которые имеют определенный контекст. Заменяют синтаксические элементы потока данных, имеющие определенный контекст, если вычисленная вероятность появления значения синтаксического элемента выше заданного порога, на синтаксические элементы, значения которых имеют низкую вероятность. 3 н. и 10 з.п. ф-лы, 4 ил., 2 табл.
Изобретение относится к технике связи и предназначено для измерения спектра информационных акустических сигналов. Технический результат - повышение точности измерения спектра информационных акустических сигналов, расширение функциональных возможностей устройства за счет привязки мгновенных значений спектра к регулируемым по длительности отрезкам временного акустического сигнала. Для этого в способе измерения спектра используют дискретно-косинусное преобразование (ДКП) вместо быстрого преобразования Фурье (БПФ), что позволяет повысить точность измерения спектра акустических сигналов за счет увеличения разрешающей способности, уменьшения в спектре уровня боковых лепестков преобразования окна и уменьшения осцилляции оценки амплитуды спектральных составляющих, а также позволяет уменьшить длительности отрезков акустического сигнала, на которых измеряется мгновенный спектр, при этом осуществляется формирование вместо одного двух сигналов (основного и дополнительного), причем дополнительный цифровой акустический сигнал является ортогональным по отношению к основному, осуществляется также привязка измеряемых мгновенных значений спектра, модуля спектра и фазочастотной характеристики сигнала к регулируемым по временному положению и по длительности отрезкам временного акустического сигнала, на которых этот спектр измеряется. 2 н.п. ф-лы, 8 ил.
Изобретение относится к беспроводной связи. Технический результат - повышение помехоустойчивости, надежности и эффективности связи, тогда как потребление энергии может быть снижено. Для этого способ включает: этап S1, на котором главное устройство генерирует код последовательности посредством специфического кодера и передает код последовательности каждому подчиненному устройству непрерывно в течение заданного периода времени согласно запросу связи, причем специфический кодер является регистром сдвига с обратной связью, выполненным по конкретному многочлену, порядок и коэффициенты которого соотнесены с запросом связи, тогда как все коэффициенты и начальные значения не равны 0 в одно и то же время; заданный период времени больше суммы периода сна и периода обнаружения подчиненного устройства или равен ей, что составляет цикл сна и приведения в рабочее состояние; этап S2, на котором подчиненное устройство принимает непрерывную часть кода последовательности в период обнаружения, декодирует код последовательности посредством декодера, соответствующего кодеру, и выполняет соответствующую операцию согласно результату декодирования. 2 н. и 10 з.п. ф-лы, 5 ил.
Изобретение относится к технике связи и предназначено для кодирования и декодирования сигналов. Технический результат - повышение точности кодирования и декодирования сигналов. Способ кодирования сигналов включает в себя получение сигнала частотной области согласно входному сигналу; выделение предварительно определенных битов сигналу частотной области согласно предварительно определенному правилу выделения; регулирование выделения битов для сигнала частотной области, когда наибольшая частота сигнала частотной области, которому выделяются биты, превышает предварительно определенное значение; и кодирование сигнала частотной области согласно выделению битов для сигнала частотной области. 4 н. и 16 з.п. ф-лы, 9 ил.
Изобретение относится к области телекоммуникаций и предназначено для защиты передаваемой секретной информации. Технический результат - высокий уровень защищенности зашифрованной информации. Способ шифрования информации, включающий построение таблицы соответствий символов и их эквивалентов в пространстве (00; FF) в шестеричной системе исчисления, генерирование новой таблицы соответствий путем изменения оригинальной таблицы, осуществляя сдвиг таблицы оригинала, т.е. на указанное число символов сдвигается строка соответствий, кодирование исходной информации и сжатие ее до желаемого объема с использованием соответствующей таблицы кодировки Unicode. 2 табл.
Изобретение относится к кодированию/декодированию цифрового сигнала, состоящему из последовательных блоков выборок. Технический результат заключается в повышении качества кодированного звука. Кодирование содержит применение взвешивающего окна для двух блоков из М последовательных выборок. В частности, такое взвешивающее окно является асимметричным и содержит четыре отдельных участка, продолжающихся последовательно по двум упомянутым выше блокам, при этом первый участок возрастает в течение первого временного интервала, второй участок имеет постоянное взвешивающее значение в течение второго временного интервала, третий участок уменьшается с течением третьего временного интервала и четвертый участок имеет постоянное взвешивающее значение в течение четвертого временного интервала. 6 н. и 11 з.п. ф-лы, 10 ил.
Изобретение относится к области цифровой обработки сигналов, в частности к способам кодирования-декодирования цифровых видеоизображений. Техническим результатом является повышение коэффициента компрессии видеоизображений при незначительном снижении качества декодированного изображения применительно к изображениям, имеющим высокочастотный характер спектра сигнала. Предложен способ кодирования-декодирования цифровых видеоизображений. Согласно способу в процессе кодирования к низкочастотному компоненту вейвлет-преобразования для сглаживания исходной функции построчно подмешивают добавочный высокочастотный компонент, который используют для кодирования, но подавляют на стороне декодирования посредством использования фильтра нижних частот. Причем кодирование реализуют при использовании функционала с двумя целями повышения коэффициента компрессии данных и сохранения качества декодируемого изображения, а характеристики фильтра декодера учитывают как ограничение связи на стадии кодирования. 8 ил., 3 табл.
Изобретение относится к области техники беспроводной связи. Технический результат – повышение качества связи за счет подавления последовательных помех между потоками сигналов. Способ предварительного кодирования включает в себя: выполнение предварительной обработки предварительного кодирования для сигнала, который должен передаваться, причем предварительная обработка вызывает увеличение мощности сигнала, который должен передаваться; выбор алгоритма ограничения мощности согласно правилу выбора; выполнение операции ограничения мощности для предварительно обработанного сигнала согласно выбранному алгоритму ограничения мощности; и формирование предварительно кодированного сигнала согласно сигналу с ограниченной мощностью. Вариант осуществления настоящего изобретения дополнительно раскрывает передающее устройство, приемное устройство и систему предварительного кодирования. В настоящем изобретении неблагоприятное влияние, оказываемое посредством операции ограничения мощности на передачу сигналов, может уменьшаться в максимально возможной степени в то время, когда мощность передачи ограничена посредством использования операции ограничения мощности. 5 н. и 12 з.п. ф-лы, 8 ил.
Настоящее изобретение относится к области кодирования и декодирования и предназначено для квантования векторов огибающих частот. Технический результат – повышение эффективности квантования векторов огибающих частот. Способ включает в себя: разделение N огибающих частот в одном кадре на N1 векторов, где каждый вектор в N1 векторах включает в себя M огибающих частот; квантование первого вектора в N1 векторах посредством использования первой кодовой книги для получения кодового слова, соответствующего квантованному первому вектору, где упомянутая первая кодовая книга разделяется на 2B1 участков; определение согласно кодовому слову, соответствующему квантованному первому вектору, что квантованный первый вектор ассоциируется с iым участком в 2B1 участках упомянутой первой кодовой книги; определение второй кодовой книги согласно кодовой книге iго участка; и квантование второго вектора в N1 векторах на основе упомянутой второй кодовой книги. В вариантах осуществления настоящего изобретения огибающие частот разделяются на множество векторов с меньшими размерами, так что квантование векторов может быть выполнено в отношении векторов огибающих частот посредством использования кодовой книги с меньшим количеством битов. 2 н. и 6 з.п. ф-лы, 3 ил.
Группа изобретений относится к области кодирования. Техническим результатом является повышение эффективности сжатия данных. Способ кодирования входных данных (D1) включает определение по существу повторяющихся блоков данных и/или пакетов данных по меньшей мере в одном из фрагментов входных данных (D1), при этом блоки данных и/или пакеты данных включают соответствующее множество элементов, где элементы включают множество битов; определение, являются ли элементы неизменными внутри по существу повторяющихся блоков данных и/или пакетов данных, и/или определение, что элементы внутри по существу повторяющихся блоков данных и/или пакетов данных изменяются; кодирование неизменных элементов в кодированные данные (Е2) с использованием по меньшей мере одного соответствующего символа или по меньшей мере одного соответствующего бита, указывающего на отсутствие изменений в неизменных элементах по сравнению с соответствующими им элементами в опорном блоке данных и/или пакете данных; и кодирование измененных элементов в кодированные данные (Е2). 6 н. и 28 з.п. ф-лы, 8 ил.
Изобретение относится к дешифраторам. Технический результат заключается в повышении быстродействия устройств преобразования информации с использованием заявляемого дешифратора. Первый логический вход устройства связан со входом третьего токового зеркала, второй логический вход устройства соединен со входом первого токового зеркала, первый токовый выход первого токового зеркала соединен с объединенными эмиттерами второго и пятого выходных транзисторов и через вспомогательный источник опорного тока связан со второй шиной источника питания, второй токовый выход первого токового зеркала соединен с объединенными эмиттерами первого и четвертого выходных транзисторов и подключен к первому токовому выходу третьего токового зеркала, коллектор второго выходного транзистора связан со входом второго токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего и шестого выходных транзисторов и связан со вторым токовым выходом третьего токового зеркала, причем коллектор пятого выходного транзистора связан со второй шиной источника питания. 3 з.п. ф-лы, 5 ил.
3. Функциональная схема, условное графическое обозначение и таблица истинности полного дешифратора на 3 входа.
4. Линейные дешифраторы: переключательная функция, УГО и схема.
5. Пирамидальные дешифраторы: переключательная функция, УГО и схема.
6. Многоступенчатые дешифраторы прямоугольного типа: переключательная функция, УГО и схема.
7. Тактируемые и дешифраторы интегрального исполнения.
Дешифратор - это комбинационный операционный узел, преобразующий входное слово в сигнал на одном из его выходов.
Таким образом, дешифратором называется узел, в котором каждой комбинации входных сигналов соответствует наличие сигнала на одном из выходов.
На рис.4 представлена функциональная схема дешифратора, имеющая n входов и 2 n -1 выходов.
Методика синтеза дешифраторов
Условия работы дешифратора на два входа можно представить таблицей истинности (табл.3). Количество выходов такого дешифратора m = 2 2 = 4.
|
Таблица 3 |
||||||||||||||||||||||||||||||||||||
|
Таблица истинности дешифратора 2×4
|
||||||||||||||||||||||||||||||||||||
Переключательные функции для выходов дешифратора согласно этой таблице истинности запишутся следующим образом:
Преобразуем выражения (4) для реализации в базисе И-НЕ:
Условные изображения дешифратора, применяемые при построении функциональных схем, показаны на рис.7, где а - общее обозначение дешифратора; б - обозначение матричного дешифратора. Входы дешифратора помечаются десятичными числами, изображающими двоичные веса, выходы - десятичными изображениями соответствующих кодовых комбинаций.
Обозначение дешифраторов: 155ИД 1, 555ИД 6 и т.д.
3. Анализ работы шифраторов
Назначение и принцип действия шифраторов.
Рассмотрение вопроса осуществляется путем опроса обучаемых с мест и у доски в соответствии со следующим планом:
· Назначение
· Таблица истинности
· Способы синтеза схем
· Примеры простейших схем
Вопросы рассматриваемые с обучаемыми
Шифраторы:
1. Назначение, логика функционирования и классификация шифраторов.
2. Функциональная схема, условное графическое обозначение и таблица истинности шифратора на n входов.
3. Функциональная схема, условное графическое обозначение и таблица истинности шифратора на 4 входа.
4. Синтез шифраторов в различных базисах.
5. Принципы построения приоритетных шифраторов.
Шифратор представляет собой функциональный узел цифровой ЭВМ и предназначен для преобразования унитарного кода (код, в котором лишь одна переменная принимает единичное значение) в некоторый (двоичный) позиционный код.
Иными словами, шифратор выполняет функции, обратные функциям дешифратора.
Полный шифратор имеет 2 m входов и m выходов. При этом, если подан входной сигнал на одну из входных цепей шифратора, то на его выходах формируется слово, соответствующее номеру возбужденной цепи.
Синтез равнозначного шифратора
Пусть m=2, тогда число входов шифратора равно четырем. Таблица функционирования такого шифратора будет иметь следующий вид (табл.4).
|
Таблица 4 |
||||||||||||||||||||||||||||||
|
Таблица состояний шифратора 4×2
Синтез приоритетного шифратора Рассмотрим принцип функционирования шифратора «4× 2». Таблица истинности для данного шифратора представлена в табл. 5. Из таблицы видно, что при построении приоритетного шифратора используются 1,2.4 и 8 наборы, для остальных наборов функция приобретает безразличное значение – Ф. | ||||||||||||||||||||||||||||||
.
Микросхема К176ИД1, К561ИД1
Неполный двоично-десятичный дешифратор имеет 4 входа для приема двоичного кода и 10 выходов его десятичного эквивалента.
Активный уровень и входа и выхода – высокий. При подаче на микросхему двоичного кода в диапазоне 8-15 на всех выходах устанавливается низкий логический уровень (дешифрация не производится). Дополнительных входов для стробирования микросхема не имеет, тем не менее, расширение разрядности несложно реализовать, если пожертвовать двумя последними десятичными разрядами:
В приведенной схеме в качестве стробирующего сигнала для DD2 используется инвертированный старший разряд входного кода. При этом выводы 4,5 (старшие десятичные разряды 8,9) микросхем не используются, а схема представляет собой полный двоично-десятичный дешифратор на 4 бита.
На следующем рисунке за счет использования отдельной микросхемы для управления дешифраторами число выходов увеличено до 64 (6-ти байтный входной код).
——————————————-
Микросхема К176ИД2
Дешифратор-преобразователь. Предназначен для преобразования двоичного кода в код для семисегментного индикатора. Цепей для управления десятичной точкой в микросхеме не предусмотрено. Кроме собственно дешифратора микросхема имеет триггер-защелку, позволяющий запоминать текущие данные.
Имеет четырехразрядный вход данных и семь выходов для подключения семисегментного цифрового индикатора. Активные уровни входа и выхода высокие, но при необходимости могут инвертироваться сигналом по служебному входу S. При низком уровне на этом входе активный выходной сигнал высокий, при «1» на S – низкий. Это позволяет подключать цифровые матрицы как с общим анодом, так и с общим катодом без дополнительных инверторов. Еще один служебный вход К служит для управлением матрицы. «0» на входе К разрешает отображение, «1» гасит матрицу.
И третий служебный вход С служит для защелкивания информации, поступающей на вход дешифратора. При высоком уровне на С сигнал немедленно дешифруется и подается на индикатор. При изменении его на «0» входной код защелкивается и отображается независимо от изменений на входе до тех пор, пока уровень на входе С снова не станет высоким. Запоминание происходит по спаду высокого уровня.
Выходные ключи микросхемы К176ИД2 в состоянии выдерживать токи короткого замыкания численно равные уровню питающего напряжения (в мА) и потому могут быть нагружены непосредственно на светодиодные индикаторы (к примеру, АЛ305, АЛС324, АЛС321) без дополнительных усилителей тока.
Микросхема К176ИДЗ
Полный аналог К176ИД2 по расположению выводов и алгоритму работы. Отличие заключается в выходных ключах, выполненных по схеме с открытым стоком. Это позволяет непосредственно подключать к выходу дешифратора аноды люминесцентных индикаторов, требующих для своего питания относительно высокого напряжения (до 15 В). При использовании микросхемы совместно с такими индикаторами на служебный вход S нужно подать лог. «0».
——————————————-
Микросхема 564ИД4
Дешифратор-преобразователь. Предназначен для преобразования двоичного кода в код для семисегментного (в том числе и ЖК) индикатора. Цепей для управления десятичной точкой нет.
Основное отличие от К176ИД2 – наличие третьего вывода для питания выходных ключей, которые выдерживают напряжение до 15 В. Для противофазного питания ЖКИ существует специальный усилитель (вход S, выход Р). Рассмотрим его работу подробнее на примере подключения ЖК индикатора ИЖКЦ1-1/18.
Предположим, сам дешифратор как и все предыдущие узлы прибора питается напряжением 5 В (вывод16), а ЖК индикатору требуется переменное напряжение амплитудой 15 В. Для организации питания ЖКИ поступаем следующим образом: на вывод 7 подаем 15 В (третий вывод питания), а на вывод 6 (вход S) сигнал уровня ТТЛ (5 В) и частотой 100Гц. Этот сигнал проходит к выводу 1 (вывод Р) без инверсии, но амплитуда его увеличивается до напряжения 15 В.
Этот же сигнал при активном уровне (лог.1) инвертирует сигналы с выхода дешифратора (аналогично 176ИД2,3). Поскольку выходные ключи микросхемы питаются от источника 15 В, то уровень на них будет изменяться от 0 до 15 В с частотой 100 Гц, причем в противофазе с сигналом Р. Таким образом на активных сегментах индикатора будет присутствовать переменное напряжение, на неактивных – 0.
Стоит заметить, что дешифратор является полным – т.е. в состоянии отображать не только цифры от 0 до 9, но и символы «L», «Н», «Р», «А», «-» соответственно двоичному коду 10-14. При коде 15 все сегменты гасятся.
Хотя основное предназначение микросхемы – управление ЖК индикатором, ее выходной мощности достаточно для зажигания светодиодной матрицы (при напряжении питания до 10 В – даже без токоограничивающих резисторов). Изменяя уровень на входе S, можно питать матрицы как с общим анодом, так и с общим катодом. Выход Р при этом не используется.
——————————————-
Микросхема 564ИД5
Дешифратор отличается от 564ИД4 отсутствием выхода Р и имеет четырехразрядный регистр-защелку, аналогичную К176ИД2.
Управление регистром осуществляется по входу С: «1» — прямое прохождение кода на дешифратор и далее на выходы для подключения сегментов индикатора, «0» — защелкивание информации для отображения. В таком режиме микросхема не реагирует на изменение двоичного кода на входе. Защелкивание информации происходит в момент спада уровня на входе С.
Интересная особенность дешифраторов К176ИД2, К176ИД3, 564ИД4 и 564ИД5 – одинаковая разводка одноименных выводов входа и выхода.
——————————————-
Микросхема КР1561ИД6
Один корпус микросхемы содержит два независимых двоично-десятичных дешифратора на два входа и четыре выхода. Каждый дешифратор снабжен входом стробирования.
Активные уровни входа и выхода – высокие, входа стробирования – низкий. При «0» на входе S дешифратор работает (на выходе появляется десятичный эквивалент входного кода), при «1» — все выходы устанавливаются в «0».
Микросхема КР1561ИД7
Полный аналог КР1561ИД6 по разводке и алгоритму функционирования, но на выходах обоих дешифраторов стоят инверторы (активный уровень выхода – низкий).
Из-за наличия инверсных выходов микросхема идеально подходит для управления большинством КМОП дешифраторов при их каскадном включении. На рисунке ниже в схеме управления группой К561ИД1 применен один дешифратор микросхемы КР1561ИД7, что позволило построить дешифратор с 32 выходами всего на пяти корпусах.
Для построения полного дешифратора на 8 выходов к микросхеме КР1561ИД6 (выходной код – прямой) или КР1561ИД7 (выходной код – инверсный) достаточно добавить всего один инвертор:
——————————————-
Логические устройства разделяют на два класса: комбинационные и последовательностные.
Устройство называют комбинационным , если его выходные сигналы в некоторый момент времени однозначно определяются входными сигналами, имеющими место в этот момент времени.
Иначе устройство называют последовательностным или конечным автоматом (цифровым автоматом, автоматом с памятью). В последовательностных устройствах обязательно имеются элементы памяти. Состояние этих элементов зависит от предыстории поступления входных сигналов. Выходные сигналы последовательностных устройств определяются не только сигналами, имеющимися на входах в данный момент времени, но и состоянием элементов памяти. Таким образом, реакция последовательностного устройства на определенные входные сигналы зависит от предыстории его работы.
Среди как комбинационных, так и последовательностных устройств выделяются типовые, наиболее широко используемые на практике.
Шифраторы
Шифратор - это комбинационное устройство, преобразующее десятичные числа в двоичную систему счисления, причем каждому входу может быть поставлено в соответствие десятичное число, а набор выходных логических сигналов соответствует определенному двоичному коду. Шифратор иногда называют «кодером» (от англ. coder) и используют, например, для перевода десятичных чисел, набранных на клавиатуре кнопочного пульта управления, в двоичные числа.
Если количество входов настолько велико, что в шифраторе используются все возможные комбинации сигналов на выходе, то такой шифратор называется полным, если не все, то неполным. Число входов и выходов в полном шифраторе связано соотношением n= 2 m , где n- число входов, m- число выходов.
Так, для преобразования кода кнопочного пульта в четырехразрядное двоичное число достаточно использовать лишь 10 входов, в то время как полное число возможных входов будет равно 16 (n = 2 4 = 16), поэтому шифратор 10×4 (из 10 в 4) будет неполным.
Рассмотрим пример построения шифратора для преобразования десятиразрядного единичного кода (десятичных чисел от 0 до 9) в двоичный код. При этом предполагается, что сигнал, соответствующий логической единице, в каждый момент времени подается только на один вход. Условное обозначение такого шифратора и таблица соответствия кода приведены на рис. 3.35.
Используя данную таблицу соответствия, запишем логические выражения, включая в логическую сумму те входные переменные, которые соответствуют единице некоторой выходной переменной. Так, на выходе у 1 будет логическая «1» тогда, когда логическая «1» будет или на входе Х 1 ,или Х 3 , или Х 5 , или Х 7 , или X 9 , т. е. у 1 = Х 1 + Х 3 + Х 5 + Х 7 +X 9
Аналогично получаем у 2 = Х 2 + Х 3 + Х 6 + X 7 у 3 = Х 4 + Х 5 + Х 6 + Х 7 у 4 = Х 8 + X 9
Представим на рис. 3.36 схему такого шифратора, используя элементы ИЛИ.
На практике часто используют шифратор с приоритетом. В таких шифраторах код двоичного числа соответствует наивысшему номеру входа, на который подан сигнал «1», т. е. на приоритетный шифратор допускается подавать сигналы на несколько входов, а он выставляет на выходе код числа, соответствующего старшему входу.
Рассмотрим в качестве примера (рис. 3.37) шифратор с приоритетом (приоритетный шифратор) К555ИВЗ серии микросхем К555 (ТТЛШ).
Шифратор имеет 9 инверсных входов, обозначенных через PR l , …, PR 9 . Аббревиатура PR обозначает «приоритет». Шифратор имеет четыре инверсных выхода B l , …, B 8 . Аббревиатура B означает «шина» (от англ. bus). Цифры определяют значение активного уровня (нуля) в соответствующем разряде двоичного числа. Например, B 8 обозначает, что ноль на этом выходе соответствует числу 8. Очевидно, что это неполный шифратор.
Если на всех входах - логическая единица, то на всех выходах также логическая единица, что соответствует числу 0 в так называемом инверсном коде (1111). Если хотя бы на одном входе имеется логический ноль, то состояние выходных сигналов определяется наибольшим номером входа, на котором имеется логический ноль, и не зависит от сигналов на входах, имеющих меньший номер.
Например, если на входе PR 1 - логический ноль, а на всех остальных входах - логическая единица, то на выходах имеются следующие сигналы: В 1 − 0, В 2 − 1, В 4 − 1, В 8 − 1, что соответствует числу 1 в инверсном коде (1110).
Если на входе PR 9 логический ноль, то независимо от других входных сигналов на выходах имеются следующие сигналы: В 1 − 0 , В 2 − 1 , В 4 − 1, В 8 − 0, что соответствует числу 9 в инверсном коде (0110).
Основное назначение шифратора - преобразование номера источника сигнала в код (например, номера нажатой кнопки некоторой клавиатуры).
Дешифраторы
Называется комбинационное устройство , преобразующее n-разрядный двоичный код в логический сигнал, появляющийся на том выходе, десятичный номер которого соответствует двоичному коду. Число входов и выходов в так называемом полном дешифраторе связано соотношением m= 2 n , где n- число входов, а m- число выходов. Если в работе дешифратора используется неполное число выходов, то такой дешифратор называется неполным. Так, например, дешифратор, имеющий 4 входа и 16 выходов, будет полным, а если бы выходов было только 10, то он являлся бы неполным.
Обратимся для примера к дешифратору К555ИД6 серии К555 (рис. 3.38).
Дешифратор имеет 4 прямых входа, обозначенных через А 1 , …, А 8 . Аббревиатура A обозначает «адрес» (от англ.address). Указанные входы называют адресными. Цифры определяют значения активного уровня (единицы) в соответствующем разряде двоичного числа. Дешифратор имеет 10 инверсных выходов Y 0 , …, Y 9 . Цифры определяют десятичное число, соответствующее заданному двоичному числу на входах. Очевидно, что этот дешифратор неполный.
Значение активного уровня (нуля) имеет тот выход, номер которого равен десятичному числу, определяемому двоичным числом на входе. Например, если на всех входах - логические нули, то на выходе Y 0 - логический ноль, а на остальных выходах - логическая единица. Если на входе А 2 - логическая единица, а на остальных входах - логический ноль, то на выходе Y 2 - логический ноль, а на остальных выходах - логическая единица. Если на входе - двоичное число, превышающее 9 (например, на всех входах единицы, что соответствует двоичному числу 1111 и десятичному числу 15), то на всех выходах - логическая единица.
Дешифратор - одно из широко используемых логических устройств. Его применяют для построения различных комбинационных устройств.
Рассмотренные шифраторы и дешифраторы являются примерами простейших преобразователей кодов.
Преобразователи кодов
В общем случае, называют устройства, предназначенные для преобразования одного кода в другой, при этом часто они выполняют нестандартные преобразования кодов. Преобразователи кодов обозначают через X/Y.
Рассмотрим особенности реализации преобразователя на примере преобразователя трехэлементного кода в пятиэлементный. Допустим, что необходимо реализовать таблицу соответствия кодов, приведенную на рис. 3.39.
Здесь через N обозначено десятичное число, соответствующее входному двоичному коду. Преобразователи кодов часто создают по схеме дешифратор - шифратор. Дешифратор преобразует входной код в некоторое десятичное число, а затем шифратор формирует выходной код. Схема преобразователя, созданного по такому принципу, приведена на рис. 3.40, где использован матричный диодный шифратор. Принцип работы такого преобразователя довольно прост. Например, когда на всех входах дешифратора логический «О», то на его выходе 0 появляется логическая «1», что приводит к появлению «1» на выходах у 4 и у 5 , т. е. реализуется первая строка таблицы соответствия кодов.
Промышленность выпускает большое число шифраторов, дешифраторов
и преобразователей кодов, таких как дешифратор 4×16 со стробированием (К555ИДЗ), преобразователь кода для управления светодиодной матрицей 7×5 (К155ИД8), преобразователь кода для управления шкальным индикатором (К155ИД15) и др.
Одними из очень важных элементов цифровой техники, а особенно в компьютерах и системах управления являются шифраторы и дешифраторы.
Когда мы слышим слово шифратор или дешифратор, то в голову приходят фразы из шпионских фильмов. Что-то вроде: расшифруйте депешу и зашифруйте ответ.
В этом нет ничего неправильного, так как в шифровальных машинах наших и зарубежных резидентур используются шифраторы и дешифраторы.
Шифраторы.
Таким образом, шифратор (кодер), это электронное устройство, в данном случае микросхема, которая преобразует код одной системы счисления в код другой системы. Наибольшее распространение в электронике получили шифраторы, преобразующие позиционный десятичный код, в параллельный двоичный. Вот так шифратор может обозначаться на принципиальной схеме.
К примеру, представим, что мы держим в руках обыкновенный калькулятор, которым сейчас пользуется любой школьник.
Поскольку все действия в калькуляторе выполняются с двоичными числами (вспомним основы цифровой электроники), то после клавиатуры стоит шифратор, который преобразует вводимые числа в двоичную форму.
Все кнопки калькулятора соединяются с общим проводом и, нажав, к примеру, кнопку 5 на входе шифратора, мы тут же получим двоичную форму данного числа на его выходе.
Конечно же, шифратор калькулятора имеет большее число входов, так как помимо цифр в него нужно ввести ещё какие-то символы арифметических действий, поэтому с выходов шифратора снимаются не только числа в двоичной форме, но и команды.
Если рассмотреть внутреннюю структуру шифратора, то несложно убедиться, что он выполнен на простейших базовых логических элементах .
Во всех устройствах управления, которые работают на двоичной логике, но для удобства оператора имеют десятичную клавиатуру, используются шифраторы.
Дешифраторы.
Дешифраторы относятся к той же группе, только работают с точностью до наоборот. Они преобразуют параллельный двоичный код в позиционный десятичный. Условное графическое обозначение на схеме может быть таким.
Или таким.
Если говорить о дешифраторах более полно, то стоит сказать, что они могут преобразовывать двоичный код в разные системы счисления (десятичную, шестнадцатиричную и пр.). Всё зависит от конкретной цели и назначения микросхемы.
Простейший пример . Вы не раз видели цифровой семисегментный индикатор, например, светодиодный. На нём отображаются десятичные цифры и числа к которым мы привыкли с детства (1, 2, 3, 4...). Но, как известно, цифровая электроника работает с двоичными числами, которые представляют комбинацию 0 и 1. Что же преобразовало двоичный код в десятичный и подало результат на цифровой семисегментный индикатор? Наверное, вы уже догадались, что это сделал дешифратор.
Работу дешифратора можно оценить вживую, если собрать несложную схему, которая состоит из микросхемы-дешифратора К176ИД2 и светодиодного семисегментного индикатора, который ещё называют «восьмёркой». Взгляните на схему, по ней легче разобраться, как работает дешифратор. Для быстрой сборки схемы можно использовать беспаечную макетную плату .
Для справки. Микросхема К176ИД2 разрабатывалась для управления 7-ми сегментным светодиодным индикатором. Эта микросхема способна преобразовать двоичный код от 0000 до 1001 , что соответствует десятичным цифрам от 0 до 9 (одна декада). Остальные, более старшие комбинации просто не отображаются. Выводы C, S, K являются вспомогательными.
У микросхемы К176ИД2 есть четыре входа (1, 2, 4, 8). Их ещё иногда обозначают D0 - D3 . На эти входы подаётся параллельный двоичный код (например, 0001). В данном случае, двоичный код имеет 4 разряда. Микросхема преобразует код так, что на выходах (a - g ) появляются сигналы, которые и формируют на семисегментном индикаторе десятичные цифры и числа, к которым мы привыкли. Так как дешифратор К176ИД2 способен отобразить десятичные цифры в интервале от 0 до 9, то на индикаторе мы увидим только их.
Ко входам дешифратора К176ИД2 подключены 4 тумблера (S1 - S4), с помощью которых на дешифратор можно подать параллельный двоичный код. Например, при замыкании тумблера S1 на 5 вывод микросхемы подаётся логическая единица. Если же разомкнуть контакты тумблера S1 - это будет соответствовать логическому нулю. С помощью тумблеров мы сможем вручную устанавливать на входах микросхемы логическую 1 или 0. Думаю, с этим всё понятно.
На схеме показано, как на входы дешифратора DD1 подан код 0101. На светодиодном индикаторе отобразится цифра 5. Если замкнуть только тумблер S4, то на индикаторе отобразится цифра 8. Чтобы записать число от 0 до 9 в двоичном коде достаточно четырёх разрядов: a 3 * 8 + a 2 * 4 + a 1 * 2 + a 0 * 1 , где a 0 - a 3 , - это цифры из системы счисления (0 или 1).
Представим число 0101 в десятичном виде 0101 = 0*8 + 1*4 + 0*2 + 1*1 = 4 + 1 = 5 . Теперь взглянем на схему и увидим, что вес разряда соответствует цифре, на которую умножается 0 или 1 в формуле.
Дешифратор на базе технологии ТТЛ - К155ИД1 использовался в своё время для управления газоразрядным цифровым индикатором типа ИН8, ИН12, которые были очень востребованы в 70-е годы, так как светодиодные низковольтные индикаторы ещё были очень большой редкостью.
Всё изменилось в 80-е годы. Можно было свободно приобрести семисегментные светодиодные матрицы (индикаторы) и среди радиолюбителей прокатился бум сборки электронных часов. Самодельные электронные часы не собрал для дома только ленивый.
