Posiadacze patentu RU 2559705:
Wynalazek dotyczy dziedziny techniki komputerowej, automatyki i może być stosowany w różnych strukturach cyfrowych i systemach automatycznego sterowania, przesyłania informacji itp.
W różnych systemach obliczeniowych i sterujących szeroko stosowane są dekodery, realizowane w oparciu o logikę tranzystorowo-tranzystorową i emiterową, działające zgodnie z prawami algebry Boole'a i mające na wyjściu dwa stany logiczne „0” i „1”, charakteryzujące się niskim i wysokim potencjałem. Klasyczna architektura dekodera została opublikowana w artykułach i książkach, mikroukłady są produkowane masowo.
Istotną wadą dekoderów tej klasy jest to, że ich elementy logiczne, wykorzystujące potencjalne sygnały binarne, mają wielopoziomową strukturę, której nie można lub nieefektywnie wykorzystać w nowoczesnych niskonapięciowych procesach technologicznych, a także nieliniowość trybów pracy elementów oraz krytyczność parametrów struktury elementów logicznych i sygnałów wejściowych. Ostatecznie prowadzi to do spadku wydajności znanych dekoderów.
Jako cyfrowe urządzenia przetwarzające informacje wykorzystywane są także kaskady tranzystorowe do konwersji wejściowych zmiennych logicznych (prądów), realizowane w oparciu o zwierciadła prądowe, które realizują funkcję logicznego przetwarzania zmiennych prądu wejściowego.
Istotną wadą znanych obwodów tej klasy jest to, że nie realizują one funkcji przetwarzania dwóch wejściowych sygnałów prądowych o czterech stanach „00”, „01”, „10”, „11” na cztery wyjściowe sygnały prądowe. Nie pozwala to na jego podstawie stworzyć kompletnej podstawy do przetwarzania sygnałów ze zmiennymi prądowymi, działającej na zasadach algebry liniowej.
W pracach, a także w monografiach współautora tej aplikacji wykazano, że algebra Boole'a jest szczególnym przypadkiem bardziej ogólnej algebry liniowej, której praktyczna implementacja w strukturze obliczeniowych i logicznych urządzeń automatyki nowej generacji wymaga stworzenia specjalnej bazy elementów, realizowanej w oparciu o logikę z dwuwartościową i wielowartościową reprezentacją wewnętrzną. sygnały, w których odpowiednikiem standardowego sygnału logicznego jest aktualny kwant Ι 0. Zgłaszane urządzenie „Dekoder 2 do 4” odnosi się do tego typu urządzeń logicznych i działa na wejściowych sygnałach prądowych i generuje wyjściowy sygnał prądowy.
Najbliższym prototypem zastrzeganego urządzenia jest urządzenie logiczne „Dekoder 2 na 4”, przedstawione w patencie US 5742154, zawierające pierwsze 1 i drugie 2 wejścia logiczne urządzenia, pierwsze 3, drugie 4, trzecie 5, czwarte 6 prądowych wyjść logicznych urządzenia, pierwsze 7, drugie 8 i trzecie 9 tranzystorów wyjściowych, których podstawy są połączone i podłączone do pierwszego 10 źródła napięcia polaryzacji, czwarty 11, piąty 12 i szósty 13 tranzystorów wyjściowych o innym typie przewodnictwa, których podstawy są połączone i podłączone do drugiego 14 źródła napięcia polaryzacji, emiter pierwszego 7 tranzystora wyjściowego podłączony do emitera czwartego tranzystora wyjściowego 11, emiter drugiego tranzystora wyjściowego 8 jest połączony z emiterem piątego tranzystora wyjściowego 12, emiter trzeciego tranzystora wyjściowego 9 jest podłączony do emitera szóstego tranzystora wyjściowego 13, pierwsze 3 wyjście logiczne prądowe urządzenia jest podłączone do kolektora pierwszego tranzystora 7 wyjściowego, drugie 4 prądowe wyjście logiczne urządzeń a jest podłączony do kolektora trzeciego tranzystora wyjściowego 9, kolektor czwartego tranzystora wyjściowego 11 jest podłączony do trzeciego wyjścia logicznego 5 prądowego urządzenia, kolektor szóstego tranzystora wyjściowego 13 jest podłączony do czwartego wyjścia logicznego 6 prądowego urządzenia, pierwsze 15 i drugie 16 lusterek prądowych, dopasowane do pierwszej szyny 17 zasilacz, trzecie zwierciadło prądowe 18, dopasowane do drugiej 19 linii zasilacza, pomocnicze źródło prądu odniesienia 20.
Głównym celem niniejszego wynalazku jest stworzenie elementu logicznego, który zapewnia dekodowanie stanu dwóch wejściowych zmiennych logicznych i tworzenie czterech sygnałów wyjściowych w aktualnej postaci. Ostatecznie umożliwia to zwiększenie szybkości działania znanych urządzeń przetwarzających informacje z wykorzystaniem proponowanego dekodera oraz stworzenie bazy elementowej urządzeń obliczeniowych działających na zasadach wielowartościowej algebry liniowej.
Problem rozwiązuje fakt, że w urządzeniu logicznym „Dekoder 2 do 4” (rys. 1), zawierającym pierwsze 1 i drugie 2 wejścia logiczne urządzenia, pierwsze 3, drugie 4, trzecie 5, czwarte 6, bieżące wyjścia logiczne urządzenia, pierwsze 7, drugi 8 i trzeci 9 tranzystorów wyjściowych, których podstawy są połączone i podłączone do pierwszego 10 źródła napięcia polaryzacji, czwarty 11, piąty 12 i szósty 13 tranzystorów wyjściowych o innym typie przewodnictwa, których podstawy są połączone i podłączone do drugiego 14 źródła napięcia polaryzacji, emiter pierwszego 7 wyjścia tranzystor jest połączony z emiterem czwartego tranzystora wyjściowego AND, emiter drugiego tranzystora wyjściowego 8 jest podłączony do emitera piątego tranzystora wyjściowego 12, emiter trzeciego tranzystora wyjściowego 9 jest podłączony do emitera szóstego tranzystora wyjściowego 13, pierwsze 3 wyjścia logiczne prądowe urządzenia są podłączone do kolektora pierwszego tranzystora wyjściowego 7, drugie 4 wyjście logiczne prądowe urządzenia jest podłączone do kolektora trzeciego wyjścia 9 o tranzystorze kolektor czwartego 11 wyjściowego tranzystora jest podłączony do trzeciego wyjścia logicznego 5 prądowego urządzenia, kolektor szóstego 13 wyjściowego tranzystora jest podłączony do czwartego 6 prądowego wyjścia logicznego urządzenia, pierwsze 15 i drugie 16 zwierciadeł prądowych, dopasowane do pierwszej 17 szyny źródła zasilania, trzecia 18 prądowa lustro dopasowane do drugiej szyny 19 zasilacza, pomocnicze źródło prądu odniesienia 20, zapewniono nowe elementy i połączenia - pierwsze 1 wejście logiczne urządzenia jest podłączone do wejścia trzeciego 18 zwierciadła prądowego, drugie 2 wejście logiczne urządzenia jest połączone z wejściem pierwszego zwierciadła prądowego 15, pierwsze 21 wyjście prądowe pierwszego 15 zwierciadła prądowego jest połączone z połączonymi emiterami drugiego tranzystora wyjściowego 8 i piątego 12 i poprzez pomocnicze źródło prądu odniesienia 20 jest podłączone do drugiej szyny zasilającej 19, drugie wyjście prądowe 22 pierwszego lustra prądowego 15 jest podłączone do połączonych emiterów tranzystorów wyjściowych pierwszego 7 i czwartego 11 tranzystor ov i podłączony do pierwszego 23 wyjścia prądowego trzeciego zwierciadła prądowego 18, kolektor drugiego tranzystora wyjściowego 8 jest podłączony do wejścia drugiego zwierciadła prądowego 16, którego wyjście prądowe jest podłączone do połączonych emiterów tranzystorów wyjściowych trzeciego 9 i szóstego 13 i jest podłączony do drugiego wyjścia 24 prądowego trzeciego 18 prądu lusterka, a kolektor piątego tranzystora wyjściowego 12 jest podłączony do drugiej szyny 19 zasilacza.
Schemat prototypowego urządzenia logicznego przedstawiono na FIG. 1. Na RYS. 2 przedstawia schemat zastrzeganego urządzenia zgodnie z zastrzeżeniem 1 z zastrzeżeń.
FIGA. 3 przedstawia schemat zastrzeganego urządzenia zgodnie z klauzulą \u200b\u200b2, klauzulą \u200b\u200b3, klauzulą \u200b\u200b4 zastrzeżeń.
FIGA. 4 to schematyczny diagram z FIG. 3 w środowisku modelowania komputerowego MC9 ze specyficzną implementacją głównych jednostek funkcjonalnych (zwierciadła prądu, źródła prądu odniesienia).
FIGA. 5 przedstawia wyniki symulacji komputerowej obwodu z FIG. 4.
Urządzenie logiczne „Dekoder 2 na 4” z FIG. 2 zawiera pierwsze 1 i drugie 2 wejścia logiczne urządzenia, pierwsze 3, drugie 4, trzecie 5, czwarte 6 prądowych wyjść logicznych urządzenia, pierwsze 7, drugie 8 i trzecie 9 tranzystorów wyjściowych, których podstawy są połączone i podłączone do pierwszych 10 źródeł napięcia polaryzacji, czwarty 11, piąty 12 i szósty 13 tranzystorów wyjściowych o innym typie przewodnictwa, których podstawy są połączone i połączone z drugim 14 źródłem napięcia polaryzacji, emiter pierwszego 7 wyjściowego tranzystora jest podłączony do nadajnika czwartego 11 tranzystora wyjściowego, emiter drugiego 8 wyjściowego tranzystora jest podłączony do emitera piątego wyjścia 12 tranzystor, emiter trzeciego tranzystora wyjściowego 9 jest podłączony do emitera szóstego tranzystora wyjściowego 13, pierwsze 3 prądowe wyjście logiczne urządzenia jest połączone z kolektorem pierwszego tranzystora wyjściowego 7, drugie 4 prądowe wyjście logiczne urządzenia jest podłączone do kolektora trzeciego tranzystora wyjściowego 9, kolektor czwartego tranzystora wyjściowego 11 jest podłączony do trzeci 5 prąd lo przez wyjście logiczne urządzenia kolektor szóstego 13 wyjściowego tranzystora jest podłączony do czwartego 6 prądowego wyjścia logicznego urządzenia, pierwsze 15 i drugie 16 zwierciadeł prądowych, dopasowane do pierwszej 17 szyny zasilacza, trzecie 18 zwierciadło prądowe, dopasowane do drugiej szyny 19 zasilacza, pomocnicze źródło odniesienia prąd 20. Pierwsze 1 wejście logiczne urządzenia jest połączone z wejściem trzeciego 18 zwierciadła prądowego, drugie 2 wejścia logiczne urządzenia są połączone z wejściem pierwszego 15 zwierciadła prądowego, pierwsze 21 wyjście prądowe pierwszego 15 zwierciadła prądowego jest połączone z połączonymi emiterami drugiego 8 i piątego 12 tranzystorów wyjściowych i poprzez pomocnicze źródło prądu odniesienia 20 jest podłączone do drugiej szyny 19 zasilacza, drugie wyjście prądowe 22 pierwszego lustra prądowego 15 jest podłączone do połączonych emiterów tranzystorów wyjściowych pierwszego 7 i czwartego 11 i jest podłączone do pierwszego 23 wyjścia prądowego trzeciego zwierciadła 18 prądowego, kolektor drugiego tranzystora wyjściowego 8 jest podłączony od wejścia Dom drugiego zwierciadła prądowego 16, którego wyjście prądowe jest podłączone do połączonych emiterów trzeciego tranzystora wyjściowego 9 i szóstego 13 i jest podłączony do drugiego 24 wyjścia prądowego trzeciego zwierciadła prądowego 18, a kolektor piątego tranzystora 12 wyjściowego jest podłączony do drugiej szyny zasilającej 19.
FIGA. 3. Zgodnie z zastrzeżeniem 2 zastrzeżeń, pierwsze wejście logiczne 1 urządzenia jest połączone z wejściem trzeciego zwierciadła prądowego 18 poprzez pierwszy dodatkowy stopień odwracający, wykonany w postaci pierwszego 26 dodatkowego zwierciadła prądowego, dopasowanego do pierwszej szyny 17 zasilacza.
FIGA. 3. Zgodnie z zastrzeżeniem 3 zastrzeżeń, kolektor czwartego tranzystora wyjściowego 11 jest połączony z trzecim wyjściem logiki prądowej 5 urządzenia poprzez drugi dodatkowy stopień odwracający wykonany w postaci drugiego 27 dodatkowego lustra prądowego dopasowanego do drugiej szyny 19 zasilacza.
Ponadto na FIG. 3 według zastrzeżenia 4 z zastrzeżeń, kolektor szóstego 13 wyjściowego tranzystora jest połączony z czwartym wyjściem logicznym 6 prądowym urządzenia poprzez trzeci dodatkowy stopień odwracający wykonany w postaci trzeciego dodatkowego lustra prądowego 28 dopasowanego do drugiej szyny 19 zasilacza.
Rozważ działanie proponowanego obwodu dekodera z wejściami i wyjściami prądowymi z FIG. 2.
Dekoder 2 na 4 realizuje dobrze znane funkcje:
gdzie A 0, A ¯ 0 są sygnałami bezpośrednimi i odwrotnymi na wejściu 1 urządzenia z FIG. 2,
A 1, A ¯ 1 - sygnały bezpośrednie i odwrotne na wejściu 2 urządzenia z RYS. 2.
Cechą ich implementacji w algebrze liniowej jest użycie w tym celu obciętej operacji różnicowej:
która tabela prawdy jest podana poniżej
Z tabeli wynika, że \u200b\u200bspośród czterech możliwych kombinacji wartości zmiennych wejściowych wartość jednostkowa funkcji odpowiada tylko jednej kombinacji odpowiadającej warunkowi A 0\u003e A 1. Określając bezpośrednie i odwrotne zmienne wejściowe w tabeli prawdy, można uzyskać pojedynczą wartość funkcji odpowiadającą dowolnej z możliwych kombinacji wartości zmiennych wejściowych.
Zastosowanie tej operacji prowadzi do następującej reprezentacji funkcji logicznych dekodera:
Operacje te są realizowane w następujący sposób.
Sygnały zmiennych wejściowych A 0 i A 1 poprzez wejścia logiczne 1 i 2 są podawane do pierwszych 15 i trzecich 18 lusterek prądowych, za pomocą których sygnały te są mnożone i ich znak się zmienia. W tym przypadku sygnał A 0 jest przesyłany w postaci płynącego prądu (tj. W postaci A 0) i za pomocą trzeciego zwierciadła prądowego 18 jest zamieniany na prąd wpływający (tj. Do postaci -A 0), a A1 jest dostarczany w postaci bezpośredniej w postaci wpływającego prądu (to jest w postaci -A 1) i za pomocą pierwszego zwierciadła prądowego 15 jest zamieniany na prąd wychodzący (tj. do postaci A1).
W punkcie połączenia wyjść 22 pierwszego lustra prądowego 15 i 23 trzeciego lustra prądowego 18, wykonywana jest operacja A1-A0. Sygnał różnicowy jest podawany do połączonych emiterów tranzystorów 7 i 11, których tryby pracy są ustawiane przez pierwsze 10 i drugie 14 źródeł napięcia polaryzacji.
Jeśli sygnał różnicowy jest dodatni, tj. A 0 -A 1\u003e 0, tranzystor 7 jest zamknięty, a tranzystor 11 jest otwarty, a ilość przepływającego prądu jest podawana na wyjście 5, odpowiadające - (A 0 -A 1) \u003d A1 -A 0, realizując wyrażenie (2). Dla innych kombinacji wartości bieżących kwantów na wyjściu 5 nie będzie prądu.
Jeżeli A 0-A 1 ≤ 0, to tranzystor 7 jest otwarty, a tranzystor 11 zamknięty, a kwant przepływającego prądu jest wyprowadzany na wyjście 3, odpowiadające A 0-A 1, które realizuje wyrażenie (3). W przypadku innych kombinacji wartości bieżących kwantów na wyjściu 3 nie będzie prądu.
W punkcie styku wyjścia 21 pierwszego zwierciadła prądowego i pomocniczego źródła prądu odniesienia 20 odejmuje się A1 -1. Sygnał różnicowy jest podawany do połączonych emiterów tranzystorów 8 i 12, których tryby pracy są ustawiane przez pierwsze 10 i drugie 14 źródeł napięcia polaryzacji. Jeśli sygnał różnicowy jest dodatni, tj. 1 -1\u003e 0, tranzystor 8 jest wyłączony, a tranzystor 12 jest włączony. Jeżeli sygnał różnicowy jest mniejszy lub równy zero, to tranzystor 8 jest włączony, a tranzystor 12 jest wyłączony.
W pierwszym przypadku sygnał przez tranzystor 12 jest zwarty do masy. W drugim przypadku kwant wychodzącego prądu różnicowego A1-1 za pomocą trzeciego zwierciadła prądowego 16 jest zamieniany na kwant wychodzącego prądu 1-A 1 i od niego odejmowany jest dopływający kwant -A 0. Sygnał różnicowy jest podawany do połączonych emiterów tranzystorów 9 i 13, których tryby pracy są ustawiane przez pierwsze 10 i drugie 14 źródeł napięcia polaryzacji. Jeśli sygnał różnicowy jest dodatni, tj. tranzystor 9 jest wyłączony, a tranzystor 13 jest włączony. W tym przypadku na wyjście 6 wyprowadzany jest sygnał różnicowy (1-A 1) -A 0 w postaci przepływającego kwantu prądu, który realizuje wyrażenie (4). Dla innych kombinacji wartości kwantów prądu na wyjściu 4 nie będzie prądu.
Specyfiką tego urządzenia jest prezentacja sygnałów wyjściowych w postaci kwantów prądu wpływającego (na wyjściach 3 i 4) i wychodzącego (na wyjściach 5 i 6). W przypadku, gdy wymagane są wszystkie sygnały wyjściowe o tym samym kierunku, obwód dekodera przedstawiony na FIG. 3. Różnica w stosunku do obwodu na RYS. 2 to zastosowanie dwóch dodatkowych zwierciadeł prądowych 27 i 28, do których wejścia są podłączone kolektory tranzystorów 11 i 13, a wyjściami są wyjścia 5 i 6 dekodera. W rezultacie wszystkie sygnały wyjściowe są reprezentowane przez kwanty przychodzącego prądu.
Jak widać z powyższego opisu, realizacja urządzenia „2 na 4” jest wykonywana w postaci standardowych funkcji logicznych zgodnie z prawami algebry liniowej poprzez kształtowanie różnicy kwantów prądowych 10. Realizacja elementów na zwierciadłach prądowych pozwala w wielu przypadkach na zmniejszenie napięcia zasilania, a ponieważ wszystkie elementy zadanego obwody pracują w trybie aktywnym, zakładając brak nasycenia podczas procesu przełączania, zwiększa się ogólna wydajność urządzenia. Zastosowanie stabilnych wartości kwantów prądu I 0, jak również wyznaczenie sygnału wyjściowego różnicą tych prądów, zapewnia niewielką zależność działania obwodu od zewnętrznych czynników destabilizujących (odchylenie napięcia zasilającego, efekty promieniowania i temperatury, zakłócenia wspólne itp.).
Pokazane na RYS. 9, rys. 10 wyniki symulacji potwierdzają określone właściwości zastrzeganych schematów.
Zatem rozważane rozwiązania obwodów urządzenia logicznego „Dekoder 2 do 4” charakteryzują się binarną reprezentacją prądu sygnału i mogą służyć jako podstawa do obliczania i sterowania urządzeniami wykorzystującymi algebrę liniową, której szczególnym przypadkiem jest algebra Boole'a.
BIBLIOGRAFIA
1. Patent US 6243319 B1, ryc. 13.
2. Patent US 5604712 A.
3. Patent US 4514829 A.
4. Patent US 20120020179 A1.
5. Patent US 6920078 B2.
6. Patent US 6324117 B1, ryc. 3.
7. Zgłoszenie patentowe US \u200b\u200b20040018019 A1.
8. Patent US 5568061 A.
9. Patent US 5148480 A, rys. 4.
10. Brzozowski I., Zachara L., Kos A. Universal design method of n-to-2n decoders // Mixed Design of Integrated Circuits and Systems (MIXDES), 2013 Proceedings of the 20th International Conference, 2013. - Str. 279 -284, ryc. 1.
11. Subramanyam M.V. Teoria przełączania i projektowanie logiki / nośniki zapory, 2011. Po drugie, - 783 s, ryc. 3.174.
12. Dekoder liniowy 2 do 4 SN74LVC1G139 [Zasoby elektroniczne]. URL: http://www.ti.com/lit/ds/symlink/sn741vc1g139.pdf.
13. Patent US 8159304, ryc. pięć.
14. Patent USA nr 5977829, ryc. 1.
15. Patent USA nr 5789982, ryc. 2.
16. Patent USA nr 5140282.
17. Patent USA nr 6,624,701, ryc. 4.
18. Patent USA nr 6529078.
19. Patent USA nr 5734294.
20. Patent USA nr 5557220.
21. Patent USA nr 6624701.
22. Patent RU nr 2319296.
23. Patent RU nr 2436224.
24. Patent RU nr 2319296.
25. Patent RU nr 2321157.
26. Patent US 6556075, ryc. 2.
27. Patent US 6556075, ryc. 6.
28. Chernov N.I., Yugai V.Y., Prokopenko N.N., et al. Basic Concept of Linear Synthesis of Multi-Valued Digital Structures in Linear Spaces // 11th East-West Design & Test Symposium (EWDTS 2013). - Rostów nad Donem, 2013 r. - C. 146-149.
29. Malyugin V. D. Implementacja funkcji Boole'a przez wielomiany arytmetyczne // Automatyzacja i telemechanika, 1982. №4. S. 84-93.
30. Chernov N.I. Podstawy teorii logicznej syntezy struktur cyfrowych na polu liczb rzeczywistych // Monografia. - Taganrog: TRTU, 2001. - 147 str.
31. Chernov N.I. Liniowa synteza struktur cyfrowych ASOIU "// Samouczek. - Taganrog: TRTU, 2004 - 118 str.
1. Dekoder 2 na 4 zawierający pierwsze (1) i drugie (2) wejścia logiczne urządzenia, pierwsze (3), drugie (4), trzecie (5), czwarte (6) bieżące wyjścia logiczne urządzenia, pierwsze (7), drugi (8) i trzeci (9) tranzystor wyjściowy, których podstawy są połączone i podłączone do pierwszego (10) źródła napięcia polaryzacji, czwarty (11), piąty (12) i szósty (13) tranzystor wyjściowy o innym typie przewodnictwa, których podstawy są połączone i podłączony do drugiego (14) źródła napięcia polaryzacji, emiter pierwszego (7) tranzystora wyjściowego jest połączony z emiterem czwartego (11) tranzystora wyjściowego, emiter drugiego (8) tranzystora wyjściowego jest podłączony do emitera piątego (12) tranzystora wyjściowego, emiter trzeciego (9) tranzystora wyjściowego tranzystor jest połączony z emiterem szóstego (13) tranzystora wyjściowego, pierwsze (3) wyjście prądowe urządzenia jest połączone z kolektorem pierwszego (7) tranzystora wyjściowego, drugie (4) wyjście prądowe urządzenia jest podłączone do kolektora trzeciego (9) tranzystora wyjściowego, kolektora Czwarty (11) tranzystor wyjściowy jest połączony z trzecim (5) prądowym wyjściem logicznym urządzenia, kolektor szóstego (13) wyjściowego tranzystora jest podłączony do czwartego (6) prądowego wyjścia logicznego urządzenia, pierwsze (15) i drugie (16) lusterka prądowe są dopasowane do pierwsza (17) szyna zasilania, trzecia (18) zwierciadło prądowe dopasowane do drugiej (19) szyny zasilacza, pomocnicze źródło prądu odniesienia (20), charakteryzujące się tym, że pierwsze (1) wejście logiczne urządzenia jest połączone z wejściem trzeciej (18) ) lustro prądowe, drugie (2) wejście logiczne urządzenia jest połączone z wejściem pierwszego (15) lustra prądowego, pierwsze (21) wyjście prądowe pierwszego (15) lustra prądowego jest połączone z połączonymi emiterami drugiego (8) i piątego (12) tranzystora wyjściowego i poprzez pomocnicze źródło prądu odniesienia (20) jest podłączone do drugiej (19) szyny zasilającej, drugie (22) wyjście prądowe pierwszego (15) lustra prądowego jest podłączone do połączonych emiterów pierwszego (7) i czwartego (11) wyjścia tranzystory i podłączone do pierwszego (23) wyjścia prądowego trzeciego (18) lustra prądowego, kolektor drugiego (8) tranzystora wyjściowego jest podłączony do wejścia drugiego (16) lustra prądowego, którego wyjście prądowe jest połączone z połączonymi emiterami trzeciego (9) i szóstego (13) tranzystory wyjściowe i podłączone do drugiego (24) wyjścia prądowego trzeciego (18) lusterka prądowego, a kolektor piątego (12) tranzystora wyjściowego jest podłączony do drugiej (19) szyny zasilającej.
2. Dekoder 2 do 4 według zastrz. 1, znamienny tym, że pierwsze (1) wejście logiczne urządzenia jest połączone z wejściem trzeciego (18) zwierciadła prądowego poprzez pierwszy dodatkowy stopień odwracający wykonany w postaci pierwszego (26) dodatkowego zwierciadła prądowego, dopasowanego do pierwszą (17) szynę zasilającą.
3. Dekoder 2 do 4 według zastrzeżenia 1, znamienny tym, że kolektor czwartego (11) tranzystora wyjściowego jest połączony z trzecim (5) wyjściem logiki prądowej urządzenia poprzez drugi dodatkowy stopień odwracający, wykonany w postaci drugiego (27) dodatkowego zwierciadła prądowego, dopasowanego z drugą (19) szyną zasilającą.
4. Dekoder 2 do 4 według zastrzeżenia 1, znamienny tym, że kolektor szóstego (13) tranzystora wyjściowego jest połączony z czwartym (6) prądowym wyjściem logicznym urządzenia poprzez trzeci dodatkowy stopień odwracający, wykonany w postaci trzeciego (28) dodatkowego zwierciadła prądowego, dopasowanego z drugą (19) szyną zasilającą.
Podobne patenty:
SUBSTANCJA: wynalazek dotyczy środków kodujących wykorzystujących zredukowaną książkę kodową z adaptacyjnym resetowaniem. Wynik techniczny polega na zmniejszeniu ilości informacji przesyłanych ze strony odbiorczej do nadawczej.
Wynalazek dotyczy technologii komputerowej, a mianowicie kodowania informacji wideo. Wynik techniczny polega na zwiększeniu wydajności kodowania i dekodowania strumienia bitów informacji wideo poprzez podzielenie danych na warstwy entropii.
Wynalazek dotyczy sposobu kodowania sekwencji liczb całkowitych, urządzenia pamięciowego i sygnału przenoszącego taką zakodowaną sekwencję, jak również sposobu dekodowania tej zakodowanej sekwencji.
Wynalazek dotyczy sposobu wstępnego kodowania, a także systemu i sposobu konstruowania wstępnego spisu kodów w systemie z wieloma wejściami i wieloma wyjściami (MIMO).
Wynalazek dotyczy dziedziny technologii, w której sygnały cyfrowe są używane i mogą być stosowane w urządzeniach komunikacyjnych, rejestracji, nagrywaniu, odtwarzaniu, konwersji, kodowaniu i kompresji sygnałów, automatycznych systemach sterowania.
Wynalazek dotyczy dziedziny telekomunikacji, a mianowicie dziedziny urządzeń kryptograficznych i sposobów weryfikacji elektronicznego podpisu cyfrowego (EDS). ...
Wynalazek dotyczy dziedziny cyfrowego przetwarzania sygnałów, w szczególności kompresji danych i poprawy kodowania entropijnego sekwencji wideo. Rezultatem technicznym jest zwiększenie wydajności i zmniejszenie złożoności obliczeniowej kodowania entropijnego. Sposób przetwarzania strumienia danych składającego się z wielu elementów syntaktycznych polega na zastąpieniu elementów syntaktycznych, których wartości mają duże prawdopodobieństwo wystąpienia, elementami syntaktycznymi, których wartości mają małe prawdopodobieństwo. Kontekst jest definiowany dla elementu składni i obliczane jest prawdopodobieństwo wystąpienia wartości tych elementów składni w modelu przepływu danych, które mają określony kontekst. Zastąp elementy składni strumienia danych, które mają określony kontekst, jeśli obliczone prawdopodobieństwo wystąpienia wartości elementu składni jest wyższe niż określony próg, elementami składni, których wartości mają niskie prawdopodobieństwo. 3 n. i 10 c.p. kryształy f, 4 rys., 2 tabl.
Wynalazek dotyczy technologii komunikacyjnej i jest przeznaczony do pomiaru widma informacyjnych sygnałów akustycznych. Rezultatem technicznym jest zwiększenie dokładności pomiaru widma informacyjnych sygnałów akustycznych, rozszerzenie funkcjonalności urządzenia poprzez powiązanie chwilowych wartości widma z przedziałami czasu sygnału akustycznego o regulowanej długości. W tym celu metoda pomiaru widma wykorzystuje dyskretną transformatę kosinusową (DCT) zamiast szybkiej transformaty Fouriera (FFT), co umożliwia zwiększenie dokładności pomiaru widma sygnałów akustycznych poprzez zwiększenie rozdzielczości, zmniejszenie poziomu płatów bocznych transformaty okienka w widmie oraz zmniejszenie oscylacji estymatora amplitudy widma składowych, a także pozwala na skrócenie czasu trwania segmentów sygnału akustycznego, na których mierzone jest widmo chwilowe, przy jednoczesnym tworzeniu dwóch sygnałów (głównego i dodatkowego) zamiast jednego, a dodatkowy cyfrowy sygnał akustyczny jest ortogonalny w stosunku do głównego, połączone są również mierzone wartości chwilowe widma , moduł widma i charakterystykę częstotliwościowo-fazową sygnału do segmentów czasowego sygnału akustycznego o regulowanej pozycji czasowej i czasie trwania, na których to widmo jest mierzone. 2 n.p. f-ly, 8 dwg
Wynalazek dotyczy komunikacji bezprzewodowej. Rezultatem technicznym jest zwiększenie odporności na zakłócenia, niezawodności i wydajności komunikacji, przy jednoczesnym zmniejszeniu zużycia energii. W tym celu sposób obejmuje: etap S1, w którym urządzenie nadrzędne generuje kod sekwencji przez określony koder i przesyła kod sekwencji do każdego urządzenia podrzędnego w sposób ciągły przez z góry określony okres czasu zgodnie z żądaniem komunikacji, przy czym określony koder jest rejestrem przesuwnym sprzężenia zwrotnego wykonywanym na określonym wielomianu, kolejność i współczynniki są skorelowane z żądaniem komunikacji, podczas gdy wszystkie współczynniki i wartości początkowe nie są równe 0 jednocześnie; z góry określony okres czasu jest większy lub równy sumie okresu snu i okresu wykrywania urządzenia podrzędnego, który jest cyklem snu i budzenia; etap S2, w którym urządzenie podrzędne odbiera ciągłą część kodu sekwencji w okresie wykrywania, dekoduje kod sekwencji przez dekoder odpowiadający koderowi i przeprowadza odpowiednią operację zgodnie z wynikiem dekodowania. 2 n. i 10 c.p. f-ly, 5 dwg
Wynalazek dotyczy technologii komunikacyjnej i jest przeznaczony do kodowania i dekodowania sygnałów. Rezultatem technicznym jest poprawa dokładności kodowania i dekodowania sygnałów. Sposób kodowania sygnału obejmuje uzyskiwanie sygnału w domenie częstotliwości zgodnie z sygnałem wejściowym; przydzielanie z góry określonych bitów do sygnału w dziedzinie częstotliwości zgodnie z określoną z góry zasadą alokacji; dostosowywanie przydziału bitów dla sygnału w dziedzinie częstotliwości, gdy najwyższa częstotliwość sygnału w dziedzinie częstotliwości, do której przydzielane są bity, przekracza z góry określoną wartość; i kodowanie sygnału w dziedzinie częstotliwości zgodnie z alokacją bitów dla sygnału w dziedzinie częstotliwości. 4 n. i 16 c.p. f-ly, 9 chorych.
Wynalazek dotyczy dziedziny telekomunikacji i ma na celu ochronę przesyłanych tajnych informacji. Rezultatem technicznym jest wysoki poziom bezpieczeństwa zaszyfrowanych informacji. Sposób szyfrowania informacji, w tym budowa tabeli odpowiedników symboli i ich odpowiedników w przestrzeni (00; FF) w systemie liczb szesnastkowych, generowanie nowej tablicy korespondencji poprzez zmianę pierwotnej tablicy, przesunięcie oryginalnej tablicy tj. ciąg dopasowania jest przesuwany o określoną liczbę znaków, informacje źródłowe są kodowane i kompresowane do żądanego rozmiaru przy użyciu odpowiedniej tabeli kodowania Unicode. 2 zakładka.
Wynalazek dotyczy kodowania / dekodowania sygnału cyfrowego składającego się z sekwencyjnych bloków próbek. Rezultatem technicznym jest poprawa jakości zakodowanego dźwięku. Kodowanie obejmuje zastosowanie okna ważenia do dwóch bloków M kolejnych próbek. W szczególności takie okno ważenia jest asymetryczne i zawiera cztery oddzielne sekcje, ciągnące się sekwencyjnie wzdłuż dwóch wyżej wymienionych bloków, przy czym pierwsza sekcja rośnie w pierwszym przedziale czasu, druga sekcja ma stałą wartość ważenia w drugim przedziale czasu, trzecia sekcja maleje wraz z biegiem. trzeci przedział czasu i czwarta sekcja mają stałą wartość wagową w czwartym przedziale czasu. 6 n. i 11 c.p. f-ly, 10 chorych.
Wynalazek dotyczy dziedziny cyfrowego przetwarzania sygnałów, w szczególności sposobów kodowania i dekodowania cyfrowych obrazów wideo. Rezultatem technicznym jest zwiększenie współczynnika kompresji obrazów wideo przy niewielkim spadku jakości dekodowanego obrazu w stosunku do obrazów, które mają charakter widma sygnału o wysokiej częstotliwości. Zaproponowano metodę kodowania i dekodowania cyfrowych obrazów wideo. Zgodnie z tą metodą, podczas procesu kodowania, dodatkowa składowa o wysokiej częstotliwości jest dodawana linia po linii do składowej niskiej częstotliwości transformacji falkowej, aby wygładzić oryginalną funkcję, która jest używana do kodowania, ale jest tłumiona po stronie dekodowania za pomocą filtra dolnoprzepustowego. Ponadto, kodowanie jest realizowane z wykorzystaniem funkcji, której dwa cele to zwiększenie stopnia kompresji danych i utrzymanie jakości dekodowanego obrazu, a właściwości filtra dekodera są brane pod uwagę jako ograniczenie komunikacji na etapie kodowania. 8 rys., 3 tabl
Wynalazek dotyczy dziedziny komunikacji bezprzewodowej. Rezultatem technicznym jest poprawa jakości komunikacji poprzez tłumienie sekwencyjnych zakłóceń między strumieniami sygnału. Sposób wstępnego kodowania obejmuje: wykonywanie wstępnego przetwarzania sygnału, który ma być przesłany, przy czym przetwarzanie wstępne powoduje wzrost mocy sygnału, który ma być transmitowany; dobór algorytmu ograniczania mocy zgodnie z regułą selekcji; wykonywanie operacji ograniczania mocy na wstępnie przetworzonym sygnale zgodnie z wybranym algorytmem ograniczania mocy; i generowanie wstępnie zakodowanego sygnału zgodnie z sygnałem o ograniczonej mocy. Przykład wykonania niniejszego wynalazku ponadto ujawnia nadajnik, odbiornik i system kodowania wstępnego. W niniejszym wynalazku niekorzystny wpływ wywierany przez operację ograniczania mocy na transmisję sygnału można zmniejszyć tak bardzo, jak to możliwe, podczas gdy moc transmisji jest ograniczona przez zastosowanie operacji ograniczania mocy. 5 n. i 12 p.p. f-ly, 8 dwg
Niniejszy wynalazek dotyczy dziedziny kodowania i dekodowania i jest przeznaczony do kwantyzacji wektorów obwiedni częstotliwości. EFEKT: zwiększona wydajność kwantyzacji wektorów obwiedni częstotliwości. Sposób obejmuje: podzielenie obwiedni częstotliwości N w jednej ramce na N1 wektorów, gdzie każdy wektor w wektorach N1 zawiera M obwiedni częstotliwości; kwantyzację pierwszego wektora w wektorach N1 przy użyciu pierwszego słownika w celu uzyskania słowa kodowego odpowiadającego skwantyzowanemu pierwszemu wektorowi, gdzie wspomniany pierwszy słownik jest podzielony na sekcje 2B1; określanie, zgodnie ze słowem kodowym odpowiadającym skwantyzowanemu pierwszemu wektorowi, że skwantowany pierwszy wektor jest powiązany z i-tym regionem w regionach 2B1 wspomnianego pierwszego słownika; definiowanie drugiego słownika zgodnie z książką kodów i-tego regionu; i kwantyzację drugiego wektora do wektorów N1 w oparciu o wspomnianą drugą książkę kodową. W przykładach wykonania niniejszego wynalazku obwiednie częstotliwości są podzielone na wiele wektorów o mniejszych wymiarach, tak że kwantyzację wektorów można przeprowadzić na wektorach z obwiednią częstotliwości przy użyciu książki kodowej z mniejszą liczbą bitów. 2 n. i 6 c.p. f-ly, 3 dwg
Grupa wynalazków odnosi się do dziedziny kodowania. Rezultatem technicznym jest poprawa wydajności kompresji danych. Sposób kodowania danych wejściowych (D1) obejmuje definiowanie zasadniczo powtarzających się bloków danych i / lub pakietów danych w co najmniej jednej z części danych wejściowych (D1), przy czym bloki danych i / lub pakiety danych zawierają odpowiedni zestaw elementów, przy czym elementy obejmują wiele bity; określanie, czy elementy są niezmienne w zasadniczo powtarzających się blokach danych i / lub pakietach danych i / lub określanie, że elementy w zasadniczo powtarzających się blokach danych i / lub pakietach danych zmieniają się; kodowanie niezmienionych elementów w zakodowane dane (E2) przy użyciu co najmniej jednego odpowiedniego symbolu lub co najmniej jednego odpowiadającego bitu, wskazując, że nie ma zmiany w niezmienionych elementach w porównaniu z ich odpowiednimi elementami w referencyjnym bloku danych i / lub pakiecie danych; i kodowanie zmienionych elementów do zakodowanych danych (E2). 6 n. i 28 z.p. f-ly, 8 dwg
Wynalazek dotyczy dekoderów. Rezultat techniczny polega na zwiększeniu szybkości urządzeń przetwarzających informacje z wykorzystaniem innowacyjnego dekodera. Pierwsze wejście logiczne urządzenia jest połączone z wejściem trzeciego zwierciadła prądowego, drugie wejście logiczne urządzenia jest połączone z wejściem pierwszego lustra prądowego, pierwsze wyjście prądowe pierwszego zwierciadła prądowego jest podłączone do połączonych emiterów drugiego i piątego tranzystora wyjściowego i poprzez pomocnicze źródło prądu odniesienia jest podłączone do drugiej szyny zasilającej, drugie wyjście prądowe pierwszego lustra prądowego jest połączone z połączonymi emiterami pierwszego i czwartego tranzystora wyjściowego i podłączone do pierwszego wyjścia prądowego trzeciego lustra prądowego, kolektor drugiego tranzystora wyjściowego jest podłączony do wejścia drugiego lustra prądowego, którego wyjście prądowe jest połączone z połączonymi emiterami trzeciego i szóstego tranzystora wyjściowego i jest podłączony z drugim wyjściem prądowym trzeciego zwierciadła prądowego, a kolektor piątego tranzystora wyjściowego jest podłączony do drugiej szyny zasilacza. 3 C.p. f-ly, 5 dwg
3. Schemat funkcjonalny, konwencjonalne oznaczenie graficzne i tablica prawdy kompletnego dekodera dla 3 wejść.
4. Dekodery liniowe: funkcja przełączania, UGO i obwód.
5. Dekodery piramidalne: funkcja przełączania, UGO i obwód.
6. Wielostopniowe dekodery prostokątne: funkcja przełączania, UGO i obwód.
7. Dekodery taktowane i zintegrowane.
Dekoder to kombinacyjna jednostka operacyjna, która konwertuje słowo wejściowe na sygnał na jednym ze swoich wyjść.
Zatem dekoder jest węzłem, w którym każda kombinacja sygnałów wejściowych odpowiada obecności sygnału na jednym z wyjść.
Rysunek 4 przedstawia schemat funkcjonalny dekodera z n wejściami i 2 wyjściami n -1.
Technika syntezy dekodera
Warunki pracy dekodera dla dwóch wejść można przedstawić za pomocą tabeli prawdy (tabela 3). Liczba wyjść takiego dekodera to m \u003d 2 2 \u003d 4.
|
Tabela 3 |
||||||||||||||||||||||||||||||||||||
|
Tabela prawdy dekodera 2 × 4
|
||||||||||||||||||||||||||||||||||||
Funkcje przełączające dla wyjść dekodera zgodnie z tą tabelą prawdy są zapisane w następujący sposób:
Przekształcamy wyrażenia (4) do implementacji w bazie NAND:
Konwencjonalne obrazy dekodera używanego do budowy schematów funkcjonalnych przedstawiono na fig. 7, gdzie a jest ogólnym oznaczeniem dekodera; b - oznaczenie dekodera macierzowego. Wejścia dekodera oznaczone są liczbami dziesiętnymi reprezentującymi wagi binarne, wyjścia - obrazami dziesiętnymi odpowiednich kombinacji kodów.
Oznaczenie dekoderów: 155 ID1, 555ID6 itp.
3. Analiza działania scramblera
Cel i zasada działania enkoderów.
Rozpatrywanie sprawy odbywa się poprzez wywiady z uczniami z ich miejsc i przy tablicy zgodnie z następującym planem:
Spotkanie
Tabela prawdy
Metody syntezy schematów
Przykłady najprostszych schematów
Pytania omawiane z uczestnikami
Mieszacze:
1. Cel, logika działania i klasyfikacja enkoderów.
2. Schemat funkcjonalny, umowne oznaczenie graficzne i tablica prawdy enkodera dla n wejść.
3. Schemat funkcjonalny, konwencjonalne oznaczenie graficzne i tabela prawdy enkodera dla 4 wejść.
4. Synteza scramblerów w różnych zasadach.
5. Zasady budowy enkoderów priorytetowych.
Scrambler jest jednostką funkcjonalną komputera cyfrowego i jest przeznaczona do konwersji kodu jednostkowego (kodu, w którym tylko jedna zmienna przyjmuje pojedynczą wartość) na określony (binarny) kod pozycyjny.
Innymi słowy, szyfrator wykonuje funkcje odwrotne do funkcji dekryptera.
Cały enkoder ma 2 m wejść i m wyjść. W tym przypadku, jeżeli sygnał wejściowy jest przyłożony do jednego z obwodów wejściowych kodera, to na jego wyjściach powstaje słowo odpowiadające numerowi obwodu wzbudzonego.
Synteza równoważnego kodera
Niech m \u003d 2, wtedy liczba wejść enkodera wynosi cztery. Tabela operacyjna takiego enkodera będzie wyglądać następująco (Tabela 4).
|
Tabela 4 |
||||||||||||||||||||||||||||||
|
Tabela stanów enkoderów 4 × 2
Synteza szyfrowania priorytetowego Rozważ zasadę działania enkodera „4 × 2 ". Tabela prawdy dla tego kodera jest przedstawiona w tabeli. 5. Z tabeli widać, że przy konstruowaniu enkodera priorytetowego używane są zestawy 1, 2, 4 i 8; | ||||||||||||||||||||||||||||||
.
Mikroukład K176ID1, K561ID1
Częściowy dekoder BCD ma 4 wejścia do odbioru kodu binarnego i 10 wyjść dla jego dziesiętnego odpowiednika.
Aktywny poziom zarówno wejścia, jak i wyjścia jest wysoki. Gdy do mikroukładu zostanie zastosowany kod binarny z zakresu 8-15, na wszystkich wyjściach ustawiany jest niski poziom logiczny (deszyfrowanie nie jest wykonywane). Mikroukład nie ma dodatkowych wejść do strobowania, jednak rozszerzenie głębi bitowej jest łatwe do zaimplementowania, jeśli poświęcisz ostatnie dwa miejsca po przecinku:
Na powyższym schemacie odwrócony najbardziej znaczący bit kodu wejściowego jest używany jako sygnał stroboskopowy dla DD2. W tym przypadku piny 4,5 (wysokie cyfry dziesiętne 8,9) mikroukładów nie są używane, a obwód jest pełnym 4-bitowym dekoderem binarno-dziesiętnym.
Na poniższym rysunku, ze względu na zastosowanie oddzielnego mikroukładu do sterowania dekoderami, liczba wyjść została zwiększona do 64 (6-bajtowy kod wejściowy).
——————————————-
Mikroukład K176ID2
Dekoder-konwerter. Zaprojektowany do konwersji kodu binarnego na kod dla wskaźnika siedmiosegmentowego. Nie ma obwodów do kontrolowania przecinka dziesiętnego w mikroukładzie. Oprócz samego dekodera mikroukład ma wyzwalacz zatrzaskowy, który umożliwia przechowywanie aktualnych danych.
Posiada czterocyfrowe wejście danych i siedem wyjść do podłączenia siedmiosegmentowego wyświetlacza cyfrowego. Aktywne poziomy wejścia i wyjścia są wysokie, ale w razie potrzeby mogą być odwrócone przez sygnał na wejściu serwisowym S. Przy niskim poziomie na tym wejściu, aktywny sygnał wyjściowy jest wysoki, z „1” na S - niski. Dzięki temu możliwe jest łączenie matryc cyfrowych ze wspólną anodą i wspólną katodą bez dodatkowych falowników. Do sterowania macierzą używane jest inne wejście serwisowe K. „0” na wejściu K włącza wyświetlanie, „1” gasi matrycę.
Trzecie wejście usługi C służy do zatrzaskiwania informacji wprowadzanych do wejścia dekodera. Gdy C jest wysokie, sygnał jest natychmiast dekodowany i podawany do wskaźnika. Po zmianie na „0” kod wejściowy jest zatrzaśnięty i wyświetlany niezależnie od zmian na wejściu, aż poziom na wejściu C ponownie osiągnie wysoki poziom. Zapamiętywanie następuje na wysokim poziomie spadku.
Przełączniki wyjściowe mikroukładu K176ID2 są w stanie wytrzymać prądy zwarciowe numerycznie równe poziomowi napięcia zasilania (w mA) i dlatego mogą być ładowane bezpośrednio na wskaźniki LED (na przykład AL305, ALS324, ALS321) bez dodatkowych wzmacniaczy prądu.
Mikroukład K176IDZ
Pełny odpowiednik K176ID2 pod względem wyprowadzeń i algorytmu działania. Różnica polega na przełącznikach wyjściowych z otwartym drenem. Umożliwia to bezpośrednie podłączenie do wyjścia dekodera anod wskaźników fluorescencyjnych, które do zasilania wymagają stosunkowo wysokiego napięcia (do 15 V). W przypadku korzystania z mikroukładu razem z takimi wskaźnikami należy przesłać dziennik na wejście serwisowe S. „0”.
——————————————-
Mikroukład 564ID4
Dekoder-konwerter. Zaprojektowany do konwersji kodu binarnego na kod dla wskaźnika siedmiosegmentowego (w tym LCD). Nie ma łańcuchów kontrolujących przecinek dziesiętny.
Główną różnicą w stosunku do K176ID2 jest obecność trzeciego wyjścia do zasilania przełączników wyjściowych, które wytrzymują napięcie do 15 V.Do zasilania przeciwfazowego LCD zastosowano specjalny wzmacniacz (wejście S, wyjście P). Rozważmy jego pracę bardziej szczegółowo na przykładzie podłączenia wskaźnika LCD IZHKTs1-1 / 18.
Załóżmy, że sam dekoder, podobnie jak wszystkie poprzednie węzły urządzenia, jest zasilany napięciem 5 V (pin 16), a wskaźnik LCD wymaga napięcia przemiennego o amplitudzie 15 V.Aby zorganizować zasilanie LCD, postępujemy w następujący sposób: dostarczamy 15 V na pin 7 (trzeci pin zasilania) i pin 6 (wejście S) to sygnał poziomu TTL (5 V) i częstotliwość 100 Hz. Sygnał ten trafia do pinu 1 (pin P) bez inwersji, ale jego amplituda wzrasta do napięcia 15 V.
Ten sam sygnał na poziomie aktywnym (log.1) odwraca sygnały z wyjścia dekodera (podobnie jak 176ID2,3). Ponieważ przełączniki wyjściowe mikroukładu są zasilane ze źródła 15 V, poziom na nich zmieni się z 0 do 15 V z częstotliwością 100 Hz, aw przeciwfazie z sygnałem P. W ten sposób napięcie przemienne będzie obecne na aktywnych segmentach wskaźnika, a 0 na nieaktywnych.
Warto zaznaczyć, że dekoder jest kompletny - tj. w stanie wyświetlić nie tylko cyfry od 0 do 9, ale także symbole „L”, „H”, „P”, „A”, „-” odpowiadające kodowi binarnemu 10-14. Przy kodzie 15 wszystkie segmenty są wygaszone.
Chociaż głównym celem mikroukładu jest sterowanie wskaźnikiem LCD, jego moc wyjściowa wystarcza do zapalenia matrycy LED (przy napięciu zasilania do 10 V - nawet bez rezystorów ograniczających prąd). Zmieniając poziom na wejściu S, możliwe jest zaopatrzenie matryc zarówno we wspólną anodę, jak i wspólną katodę. Wyjście P nie jest używane w tym przypadku.
——————————————-
Mikroukład 564ID5
Dekoder różni się od 564ID4 brakiem wyjścia P i ma czterobitowy rejestr zatrzaskowy podobny do K176ID2.
Rejestr sterowany jest wejściem C: „1” - bezpośrednie przekazanie kodu do dekodera a następnie do wyjść do podłączenia segmentów wskaźnika, „0” - zatrzaskiwanie informacji do wyświetlenia. W tym trybie mikroukład nie reaguje na zmianę kodu binarnego na wejściu. Zatrzaskiwanie informacji następuje w momencie spadku poziomu na wejściu C.
Ciekawą cechą dekoderów K176ID2, K176ID3, 564ID4 i 564ID5 jest taki sam układ pinów wejściowych i wyjściowych o tej samej nazwie.
——————————————-
Mikroukład KR1561ID6
Jedna obudowa mikroukładu zawiera dwa niezależne binarno-dziesiętne dekodery dla dwóch wejść i czterech wyjść. Każdy dekoder jest wyposażony w wejście bramkujące.
Aktywne poziomy wejściowe i wyjściowe są wysokie, a wejścia bramkowane - niskie. Przy „0” na wejściu S dekoder pracuje (na wyjściu pojawia się dziesiętny odpowiednik kodu wejścia), przy „1” - wszystkie wyjścia ustawione są na „0”.
Mikroukład KR1561ID7
Kompletny odpowiednik KR1561ID6 pod względem okablowania i algorytmu działania, ale na wyjściach obu dekoderów są zainstalowane falowniki (poziom wyjściowy aktywny jest niski).
Ze względu na obecność odwrotnych wyjść mikroukład jest idealny do sterowania większością dekoderów CMOS, gdy są one połączone kaskadowo. Na poniższym rysunku w obwodzie sterującym grupy K561ID1 zastosowano jeden dekoder mikroukładu KR1561ID7, co umożliwiło zbudowanie dekodera z 32 wyjściami tylko w pięciu przypadkach.
Aby zbudować kompletny dekoder dla 8 wyjść do mikroukładu KR1561ID6 (kod wyjścia - bezpośredni) lub KR1561ID7 (kod wyjścia - odwrotny) wystarczy dodać tylko jeden falownik:
——————————————-
Urządzenia logiczne dzielą się na dwie klasy: kombinacyjną i sekwencyjną.
Urządzenie jest wywoływane kombinacjajeśli jego sygnały wyjściowe w pewnym momencie są jednoznacznie określone przez sygnały wejściowe, które mają miejsce w tym momencie.
W przeciwnym razie urządzenie nazywane jest maszyną sekwencyjną lub skończoną (maszyna cyfrowa, maszyna z pamięcią). Urządzenia sekwencyjne zawsze mają elementy pamięci. Stan tych elementów zależy od historii sygnałów wejściowych. Sygnały wyjściowe urządzeń szeregowych są determinowane nie tylko przez sygnały dostępne w danym momencie na wejściach, ale także stan elementów pamięci. Zatem odpowiedź urządzenia szeregowego na określone sygnały wejściowe zależy od historii jego działania.
Wśród urządzeń kombinowanych i sekwencyjnych są typowe, najczęściej stosowane w praktyce.
Scramblery
Koder to urządzenie kombinacyjne, które konwertuje liczby dziesiętne na binarny system liczbowy, a każdemu wejściu można przypisać liczbę dziesiętną, a zestaw wyjściowych sygnałów logicznych odpowiada określonemu kodowi binarnemu. Koder jest czasami nazywany „koderem” i jest używany, na przykład, do konwersji liczb dziesiętnych wpisanych na klawiaturze klawiatury na liczby binarne.
Jeśli liczba wejść jest tak duża, że \u200b\u200bw enkoderze wykorzystywane są wszystkie możliwe kombinacje sygnałów wyjściowych, wówczas taki enkoder nazywa się kompletnym, jeśli nie wszystkimi, to niekompletnym. Liczba wejść i wyjść w kompletnym enkoderze jest powiązana stosunkiem n \u003d 2 m, gdzie n to liczba wejść, m to liczba wyjść.
Czyli aby zamienić kod manipulatora na czterocyfrową liczbę binarną wystarczy użyć tylko 10 wejść, podczas gdy łączna liczba możliwych wejść wyniesie 16 (n \u003d 2 4 \u003d 16), więc enkoder 10 × 4 (od 10 do 4) będzie niekompletny ...
Rozważmy przykład konstruowania kodera do konwersji dziesięciocyfrowego kodu jednostkowego (liczby dziesiętne od 0 do 9) na kod binarny. W tym przypadku zakłada się, że sygnał odpowiadający jednostce logicznej jest dostarczany tylko do jednego wejścia naraz. Konwencjonalne oznaczenie takiego enkodera i tabelę zgodności kodów pokazano na rys. 3.35.
Korzystając z tej tabeli przeglądowej, piszemy wyrażenia logiczne, włączając do sumy logicznej te zmienne wejściowe, które odpowiadają jednostce jakiejś zmiennej wyjściowej. Tak więc na wyjściu 1 pojawi się logiczne „1”, gdy logiczne „1” będzie albo na wejściu X 1, albo X 3, albo X 5, lub X 7 lub X 9, czyli 1 \u003d X 1 + X 3 + X 5 + X 7 + X 9
Podobnie otrzymujemy y 2 \u003d X 2 + X 3 + X 6 + X 7 y 3 \u003d X 4 + X 5 + X 6 + X 7 y 4 \u003d X 8 + X 9
Przedstawmy na rys. 3.36 schemat takiego enkodera z wykorzystaniem elementów OR. 
W praktyce często używany jest enkoder priorytetowy. W takich koderach kod liczby binarnej odpowiada największemu numerowi wejścia, do którego przyłożony jest sygnał „1”, tj. Koder priorytetowy może wysyłać sygnały do \u200b\u200bkilku wejść i ustawia kod o numerze odpowiadającym wejściu starszemu na wyjściu.
Jako przykład (rys. 3.37) rozważmy enkoder priorytetowy (enkoder priorytetowy) K555IVZ z serii mikroukładów K555 (TTLSh). 
Enkoder posiada 9 odwróconych wejść oznaczonych jako PR l,…, PR 9. PR oznacza priorytet. Enkoder ma cztery wyjścia odwrotne B l, ..., B 8. Skrót B oznacza „autobus” (z angielskiego: autobus). Cyfry określają wartość aktywnego poziomu (zero) w odpowiednim bicie liczby binarnej. Na przykład B 8 oznacza, że \u200b\u200bzero na tym wyjściu odpowiada liczbie 8. Oczywiście jest to niekompletny koder.
Jeśli wszystkie wejścia mają jednostkę logiczną, to wszystkie wyjścia mają również jednostkę logiczną, która odpowiada cyfrze 0 w tak zwanym kodzie odwrotnym (1111). Jeżeli co najmniej jedno wejście ma logiczne zero, to stan sygnałów wyjściowych jest określany przez największą liczbę wejść, która ma logiczne zero i nie zależy od sygnałów na wejściach o niższej liczbie.
Na przykład, jeśli wejście PR 1 jest zerem logicznym, a wszystkie inne wejścia są logiczne, to wyjścia mają następujące sygnały: B 1 - 0, B 2 - 1, B 4 - 1, B 8 - 1, co odpowiada liczbie 1 w kodzie odwrotnym (1110).
Jeżeli wejście PR 9 jest logicznym zerem, to niezależnie od innych sygnałów wejściowych, wyjścia mają następujące sygnały: V 1 - 0, V 2 - 1, V 4 - 1, V 8 - 0, co odpowiada liczbie 9 w kodzie odwrotnym (0110) ...
Głównym celem enkodera jest zamiana numeru źródła sygnału na kod (np. Numer wciśniętego przycisku jakiejś klawiatury).
Dekodery
Nazywa się urządzenie kombinowane, który konwertuje n-bitowy kod binarny na sygnał logiczny pojawiający się na wyjściu, którego liczba dziesiętna odpowiada kodowi binarnemu. Liczba wejść i wyjść w tzw. Pełnym dekoderze jest związana stosunkiem m \u003d 2 n, gdzie n to liczba wejść, a m to liczba wyjść. Jeżeli w działaniu dekodera używana jest niekompletna liczba wyjść, wówczas taki dekoder nazywany jest niekompletnym. Czyli na przykład dekoder z 4 wejściami i 16 wyjściami byłby kompletny, a gdyby było tylko 10 wyjść, byłby niekompletny.
Na przykład spójrzmy na dekoder K555ID6 z serii K555 (rys. 3.38).
Dekoder posiada 4 wejścia bezpośrednie, oznaczone А 1, ..., А 8. Skrót A oznacza „adres” (z adresu w języku angielskim). Te wejścia nazywane są adresowalnymi. Liczby określają wartości aktywnego poziomu (jednostki) w odpowiednim bicie liczby binarnej. Dekoder posiada 10 odwrotnych wyjść Y 0, ..., Y 9. Cyfry określają liczbę dziesiętną odpowiadającą danej liczbie binarnej na wejściach. Ten dekoder jest oczywiście niekompletny.
Wartość poziomu aktywnego (zero) ma wyjście, którego liczba jest równa liczbie dziesiętnej, określonej przez liczbę binarną na wejściu. Na przykład, jeśli wszystkie wejścia mają zera logiczne, to wyjście Y 0 jest zerem logicznym, a na pozostałych wyjściach jest zerem logicznym. Jeżeli wejście A2 jest logiczne, a pozostałe wejścia są logicznym zerem, to wyjście Y 2 jest logicznym zerem, a pozostałe wyjścia są logiczne. Jeśli wejście ma liczbę binarną większą niż 9 (na przykład wszystkie wejścia są jednością, co odpowiada binarnemu 1111 i dziesiętnemu 15), to wszystkie wyjścia są logiczne.
Dekoder jest jednym z powszechnie stosowanych urządzeń logicznych. Służy do budowy różnych urządzeń kombinacyjnych.
Rozważane scramblery i dekodery to przykłady najprostszych konwerterów kodu.
Konwertery kodu
Na ogół wywołują urządzenia zaprojektowane do konwersji jednego kodu na inny i często wykonują niestandardowe konwersje kodu. Przetworniki kodu są oznaczone X / Y.
Rozważmy cechy implementacji konwertera na przykładzie trzyelementowego konwertera kodu na kod pięcioelementowy. Załóżmy, że konieczne jest zaimplementowanie tabeli zgodności kodów pokazanej na ryc. 3.39.
Tutaj N oznacza liczbę dziesiętną odpowiadającą wejściowemu kodowi binarnemu. Konwertery kodu często tworzą schemat dekodera-szyfrowania. Dekoder konwertuje kod wejściowy na pewną liczbę dziesiętną, a następnie dekoder tworzy kod wyjściowy. Obwód konwertera, utworzony zgodnie z tą zasadą, pokazano na ryc. 3.40, gdzie zastosowano matrycowy koder diodowy. Zasada działania takiego konwertera jest dość prosta. Na przykład, gdy na wszystkich wejściach dekodera występuje logiczne „O”, wówczas logiczne „1” pojawia się na jego wyjściu 0, co prowadzi do pojawienia się „1” na wyjściach 4 i 5, tj. Zaimplementowany jest pierwszy wiersz tabeli zgodności kodów. 
Przemysł produkuje duża liczba programów szyfrujących, dekoderów oraz konwertery kodów, takie jak dekoder bramkowany 4 × 16 (K555IDZ), konwerter kodu do sterowania matrycą LED 7 × 5 (K155ID8), konwerter kodu do sterowania wskaźnikiem kreskowym (K155ID15) itp.
Jednym z bardzo ważnych elementów technologii cyfrowej, a zwłaszcza komputerów i systemów sterowania, są programy szyfrujące i dekodery.
Kiedy słyszymy słowo „scrambler” lub „dekoder”, przychodzą nam na myśl frazy z filmów szpiegowskich. Coś w rodzaju: odszyfruj wiadomość i zaszyfruj odpowiedź.
Nie ma w tym nic złego, ponieważ programy szyfrujące i deszyfrujące są używane w maszynach szyfrujących w naszych i zagranicznych rezydencjach.
Scramblery.
Zatem koder (koder) jest urządzeniem elektronicznym, w tym przypadku mikroukładem, który przekształca kod jednego systemu liczbowego na kod innego systemu. Najbardziej rozpowszechnione w elektronice są scramblery, które konwertują pozycyjny kod dziesiętny na równoległy kod binarny. W ten sposób można wskazać enkoder na schemacie.
Na przykład wyobraźmy sobie, że trzymamy w rękach zwykły kalkulator, z którego teraz korzysta każdy uczeń.
Ponieważ wszystkie czynności w kalkulatorze są wykonywane na liczbach binarnych (przypomnij sobie podstawy elektroniki cyfrowej), za klawiaturą znajduje się enkoder, który konwertuje wprowadzone liczby do postaci binarnej.
Wszystkie przyciski kalkulatora podłączone są do wspólnego przewodu i wciskając np. Przycisk 5 na wejściu enkodera od razu otrzymamy binarną postać tej liczby na jego wyjściu.
Oczywiście enkoder kalkulatora ma większą liczbę wejść, ponieważ oprócz liczb konieczne jest wpisanie do niego kilku symboli arytmetycznych, dlatego nie tylko liczby w postaci binarnej, ale także polecenia są usuwane z wyjść enkodera.
Jeśli weźmiemy pod uwagę wewnętrzną strukturę enkodera, łatwo jest upewnić się, że jest wykonywany na najprostszych podstawowych elementach logicznych.
Wszystkie urządzenia sterujące, które działają na logice binarnej, ale dla wygody operatora mają klawiaturę dziesiętną, używają enkoderów.
Dekodery.
Dekodery należą do tej samej grupy, tylko działają dokładnie odwrotnie. Konwertują równoległy kod binarny na dziesiętny pozycyjny. Konwencjonalne oznaczenie graficzne na schemacie może wyglądać następująco.
Albo tak.
Jeśli mówimy pełniej o dekoderach, to należy powiedzieć, że mogą one konwertować kod binarny na różne systemy liczbowe (dziesiętne, szesnastkowe itp.). Wszystko zależy od konkretnego celu i przeznaczenia mikroukładu.
Najprostszy przykład... Widziałeś cyfrowy siedmiosegmentowy wskaźnik więcej niż jeden raz, na przykład diodę LED. Wyświetla cyfry dziesiętne i liczby, do których przyzwyczailiśmy się od dzieciństwa (1, 2, 3, 4 ...). Ale, jak wiesz, elektronika cyfrowa działa z liczbami binarnymi, które stanowią kombinację 0 i 1. Co zamieniło kod binarny na dziesiętny i zastosował wynik na cyfrowym siedmiosegmentowym wyświetlaczu? Prawdopodobnie już zgadłeś, że zrobił to dekoder.
Działanie dekodera można ocenić na żywo, jeśli zmontujesz prosty obwód, który składa się z mikroukładu dekodera K176ID2 oraz siedmiosegmentowy wskaźnik LED, nazywany również „ósemką”. Spójrz na schemat, łatwiej jest zrozumieć, jak działa dekoder. Do szybkiego montażu obwodu można użyć płytki stykowej bez lutowania.
Na przykład. Mikroukład K176ID2 został opracowany do sterowania 7-segmentowym wskaźnikiem LED. Ten mikroukład jest w stanie konwertować kod binarny z 0000 przed 1001 , co odpowiada cyfrom dziesiętnym od 0 do 9 (jedna dekada). Pozostałe, starsze kombinacje po prostu nie są wyświetlane. Wnioski C, S, K mają charakter pomocniczy.
Mikroukład K176ID2 ma cztery wejścia (1, 2, 4, 8). Czasami są również wyznaczani D0 - D3... Do tych wejść stosowany jest równoległy kod binarny (np. 0001). W tym przypadku kod binarny ma 4 bity. Mikroukład konwertuje kod tak, że na wyjściach ( a - g), pojawiają się sygnały, które tworzą cyfry dziesiętne i liczby na siedmiosegmentowym wskaźniku, do którego jesteśmy przyzwyczajeni. Ponieważ dekoder K176ID2 jest w stanie wyświetlać cyfry dziesiętne z zakresu od 0 do 9, na wskaźniku zobaczymy je tylko.
Do wejść dekodera K176ID2 podłączone są 4 przełączniki dźwigniowe (S1 - S4), za pomocą których można podać równoległy kod binarny do dekodera. Na przykład przy zamykaniu przełącznika S1 jednostka logiczna jest dostarczana do piątego pinu mikroukładu. Jeśli otworzysz przełączniki przełączników przełącznika S1 - będzie to odpowiadać logicznemu zeru. Za pomocą przełączników dźwigniowych możemy ręcznie ustawić logikę 1 lub 0. Na wejściach mikroukładu myślę, że wszystko jest jasne.
Schemat pokazuje, w jaki sposób kod 0101 jest wysyłany do wejść dekodera DD1. Na wyświetlaczu LED pojawi się cyfra 5. Jeśli zamkniesz tylko przełącznik dwustabilny S4, na wyświetlaczu pojawi się cyfra 8. Aby wpisać liczbę od 0 do 9 w kodzie binarnym, wystarczą cztery cyfry: a 3 * 8 + a 2 * 4 + a 1 * 2 + a 0 * 1gdzie a 0 - a 3, to liczby z systemu liczbowego (0 lub 1).
Przedstawmy liczbę 0101 w postaci dziesiętnej 0101 = 0*8 + 1*4 + 0*2 + 1*1 = 4 + 1 = 5 ... Teraz spójrzmy na diagram i zobaczmy, że waga cyfry odpowiada cyfrze, przez którą we wzorze mnoży się 0 lub 1.
Dekoder oparty na technologii TTL - K155ID1 był kiedyś używany do sterowania cyfrowym wskaźnikiem wyładowania gazu typu IN8, IN12, które były bardzo poszukiwane w latach 70., ponieważ niskonapięciowe wskaźniki LED były nadal bardzo rzadkie.
Wszystko zmieniło się w latach 80. Swobodnie można było nabyć siedmiosegmentowe matryce LED (wskaźniki) i boom w montażu zegarów elektronicznych przetoczył się wśród radioamatorów. Domowe zegarki elektroniczne były składane do domu nie tylko przez leniwych.
