Titolari del brevetto RU 2559705:
L'invenzione riguarda il campo dell'informatica, dell'automazione e può essere utilizzata in varie strutture e sistemi digitali controllo automatico, trasmissione di informazioni, ecc.
In vari sistemi di calcolo e controllo sono ampiamente utilizzati decoder, implementati sulla base di logica transistor-transistor e emettitore accoppiato, operanti secondo le leggi dell'algebra booleana e aventi due stati logici "0" e "1" in uscita, caratterizzato da potenziale basso e alto. L'architettura classica del decodificatore è stata pubblicata in articoli e libri, i microcircuiti sono prodotti in serie.
Un inconveniente significativo dei decoder di questa classe è che i suoi elementi logici, utilizzando potenziali segnali binari, hanno una struttura a più livelli, che è impossibile o inefficace da utilizzare nei moderni processi tecnologici a bassa tensione, nonché la non linearità delle modalità operative degli elementi e la criticità dei parametri della struttura degli elementi logici e dei segnali di ingresso. In definitiva, ciò porta a una diminuzione delle prestazioni dei decoder noti.
Come dispositivi di elaborazione delle informazioni digitali vengono utilizzati anche stadi transistor per la conversione di variabili logiche di ingresso (correnti), implementati sulla base di specchi di corrente, che implementano la funzione di elaborazione logica delle variabili di corrente di ingresso.
Un notevole inconveniente dei circuiti noti di questa classe è che non realizzano la funzione di convertire due segnali di corrente in ingresso aventi quattro stati "00", "01", "10", "11" in quattro segnali di corrente in uscita. Ciò non consente sulla sua base di creare una base completa per l'elaborazione del segnale con le variabili correnti, operando sui principi dell'algebra lineare.
Negli articoli, così come nelle monografie del coautore di questa domanda, viene mostrato che l'algebra booleana è un caso speciale di un'algebra lineare più generale, attuazione pratica che, nella struttura dei dispositivi informatici e logici di una nuova generazione di automazione, richiede la creazione di una base di elementi speciali, implementata sulla base della logica con una rappresentazione interna dei segnali a due e più valori, in cui l'equivalente di un segnale logico standard è un quanto di corrente 0. Il dispositivo rivendicato "Decodificatore da 2 a 4" si riferisce a questo tipo di dispositivi logici e opera con segnali di corrente di ingresso e genera un segnale di corrente di uscita.
Il prototipo più vicino al dispositivo rivendicato è un dispositivo logico "Decoder 2 in 4", presentato nel brevetto US 5742154, contenente il primo 1 e il secondo 2 ingressi logici del dispositivo, primo 3, secondo 4, terzo 5, quarto 6 corrente logico uscite del dispositivo, primi 7, secondo 8 e terzo 9 transistor di uscita, le cui basi sono combinate e collegate al primo 10 generatore di tensione di polarizzazione, il quarto 11, il quinto 12 e il sesto 13 transistor di uscita di tipo diverso di conducibilità, le cui basi sono combinate e collegate alla seconda sorgente di tensione di polarizzazione 14, l'emettitore del primo transistor a 7 uscite è collegato all'emettitore del quarto transistor a 11 uscite, l'emettitore del secondo transistor a 8 uscite è collegato al l'emettitore del quinto transistore di uscita 12, l'emettitore del terzo transistore da 9 uscite è collegato all'emettitore del sesto transistore da 13 uscite, la prima uscita logica a 3 correnti del dispositivo è collegata al collettore del primo transistore da 7 uscite, il seconda uscita logica a 4 correnti dei dispositivi a è collegato al collettore del terzo transistor di uscita 9, il collettore del quarto transistor di uscita 11 è collegato alla terza uscita logica a 5 correnti del dispositivo, il collettore del sesto transistor a 13 uscite è collegato alla quarta logica a 6 correnti uscita del dispositivo, il primo 15 e il secondo 16 specchio di corrente, abbinato al primo 17 bus di alimentazione, il terzo 18 specchio di corrente, abbinato alla seconda linea 19 dell'alimentatore, sorgente ausiliaria della corrente di riferimento 20.
Scopo principale della presente invenzione è realizzare un elemento logico che fornisca la decodifica dello stato di due variabili logiche di ingresso e la formazione di quattro segnali di uscita nella forma corrente. In definitiva, ciò consente di aumentare la velocità dei noti dispositivi di conversione delle informazioni utilizzando il decodificatore proposto e creare elemento base dispositivi di calcolo operanti sui principi dell'algebra lineare multivalore.
Il problema è risolto dal fatto che nel dispositivo logico "Decoder da 2 a 4" (Fig. 1), contenente il primo 1 e il secondo 2 ingressi logici del dispositivo, il primo 3, il secondo 4, il terzo 5, il quarta 6, le uscite logiche in corrente del dispositivo, il primo 7, il secondo 8 e il terzo 9 transistor di uscita, le cui basi sono combinate e collegate al primo 10 generatore di tensione di polarizzazione, il quarto 11, il quinto 12 e il sesto 13 transistor di uscita di diverso tipo di conduttività, le cui basi sono combinate e collegate alla seconda sorgente di tensione di polarizzazione 14, l'emettitore del primo transistor di uscita 7 è collegato all'emettitore del quarto transistor di uscita AND, l'emettitore del il secondo transistor di uscita 8 è collegato all'emettitore del quinto transistor di uscita 12, l'emettitore del terzo transistor di uscita 9 è collegato all'emettitore del sesto transistor di uscita 13, la prima uscita logica a 3 correnti del dispositivo è collegata al collettore del primo transistor a 7 uscite, la seconda uscita logica a 4 correnti del dispositivo è collegata al collettore della terza uscita a 9 circa il transistor, il collettore del quarto transistor di uscita a 11 è collegato alla terza uscita logica a 5 correnti del dispositivo, il collettore del sesto transistor a 13 uscite è collegato alla quarta uscita logica a 6 correnti del dispositivo, le prime 15 e secondi 16 specchi di corrente, abbinati al primo 17 bus del generatore, il terzo 18 specchio di corrente abbinato al secondo 19 bus del generatore, una sorgente ausiliaria della corrente di riferimento 20, vengono forniti nuovi elementi e connessioni - il primo 1 ingresso logico del dispositivo è collegato all'ingresso del terzo specchio a 18 correnti, il secondo 2 ingresso logico del dispositivo è collegato all'ingresso del primo specchio a 15 correnti, il primo 21 all'uscita in corrente del primo specchio a 15 correnti è collegata agli emettitori combinati del secondo 8 e quinto transistore di uscita 12 e tramite un generatore di corrente di riferimento ausiliario 20 è collegata al secondo bus di alimentazione 19, la seconda uscita di corrente 22 del primo specchio di corrente 15 è collegata agli emettitori combinati del primo transistore a 7 e quarto 11 transistor di uscita ov ed è collegato alla prima uscita di corrente 23 del terzo specchio di corrente 18, il collettore del secondo transistore di uscita 8 è collegato all'ingresso del secondo specchio di corrente 16, la cui uscita di corrente è collegata agli emettitori combinati del terzo 9 e sesto 13 transistor di uscita ed è collegato alla seconda 24 uscita di corrente dei terzi 18 specchi di corrente, ed il collettore del quinto transistore di uscita 12 è collegato al secondo bus 19 dell'alimentatore.
Un diagramma schematico del dispositivo logico prototipo è mostrato in FIG. 1. Nella FIG. 2 mostra uno schema del dispositivo rivendicato secondo la rivendicazione 1 delle rivendicazioni.
FICO. 3 mostra uno schema del dispositivo rivendicato secondo la clausola 2, clausola 3, clausola 4 delle rivendicazioni.
FICO. 4 spettacoli schema elettrico Fico. 3 nell'ambiente Simulazione computerizzata MC9 con una specifica implementazione delle principali unità funzionali (specchi di corrente, sorgenti di corrente di riferimento).
FICO. 5 mostra i risultati della simulazione al computer del circuito di FIG. 4.
Il dispositivo logico "Decodificatore 2 per 4" di FIG. 2 contiene il primo 1 e il secondo 2 ingressi logici del dispositivo, i primi 3, secondo 4, terzo 5, quarto 6 uscite logiche in corrente del dispositivo, i primi 7, secondo 8 e terzo 9 transistor di uscita, le cui basi sono combinati e collegati alla prima sorgente di tensione di polarizzazione 10, quarto 11, quinto 12 e sesto 13 transistor di uscita di un altro tipo di conducibilità, le cui basi sono combinate e collegate alla seconda sorgente di tensione di polarizzazione 14, l'emettitore della prima 7 uscita il transistor è collegato all'emettitore del quarto transistor di uscita 11, l'emettitore del secondo transistor di 8 uscite è collegato all'emettitore del quinto transistor di uscita 12 transistor, l'emettitore del terzo transistor di uscita 9 è collegato all'emettitore del sesto transistore a 13 uscite, la prima uscita logica a 3 correnti del dispositivo è collegata al collettore del primo transistor a 7 uscite, la seconda uscita logica a 4 correnti del dispositivo è collegata al collettore del terzo transistor a 9 uscite, il collettore del il quarto transistor di uscita 11 è collegato al terzo 5 lo . di corrente con l'uscita logica del dispositivo, il collettore del sesto transistore a 13 uscite è collegato alla quarta uscita logica a 6 correnti del dispositivo, i primi 15 e i secondi 16 specchi di corrente, abbinati al primo bus 17 dell'alimentatore, il terzo specchio di corrente 18, abbinato al secondo bus 19 dell'alimentatore, sorgente ausiliaria della corrente di riferimento 20. Il primo 1 ingresso logico del dispositivo è collegato all'ingresso del terzo specchio di corrente 18, il secondo 2 ingresso logico del dispositivo è collegata all'ingresso del primo 15 specchio di corrente, la prima 21 uscita di corrente del primo 15 specchio di corrente è collegata agli emettitori combinati del secondo 8 e quinto 12 transistor di uscita e tramite un generatore di corrente di riferimento ausiliario 20 è collegata al secondo bus 19 dell'alimentatore, la seconda 22 uscita in corrente del primo 15 specchio di corrente è collegata agli emettitori combinati dei primi 7 e quarto 11 transistor di uscita ed è collegata alla prima 23 uscita in corrente del terzo 18 specchio di corrente, il collettore del secondo transistor a 8 uscite è collegato dall'ingresso la casa del secondo specchio a 16 correnti, la cui uscita in corrente è collegata agli emettitori combinati del terzo transistor di uscita 9 e sesto 13 e collegata alla seconda uscita a 24 correnti del terzo specchio a 18 correnti, e il collettore del quinto Il transistore di uscita 12 è collegato al secondo bus di alimentazione 19.
FICO. 3 secondo la rivendicazione 2 delle rivendicazioni, il primo 1 ingresso logico del dispositivo è collegato all'ingresso del terzo 18 specchio di corrente attraverso il primo ulteriore stadio invertente realizzato sotto forma del primo 26 ulteriore specchio di corrente abbinato al primo 17 bus del generatore.
FICO. 3 in accordo con la rivendicazione 3 delle rivendicazioni, il collettore del quarto transistore di uscita 11 è collegato alla terza uscita logica a 5 correnti del dispositivo tramite un secondo stadio invertente aggiuntivo, realizzato sotto forma di un secondo specchio di corrente aggiuntivo 27, accoppiato con il secondo bus 19 dell'alimentatore.
Inoltre, nella FIG. 3 in accordo con la rivendicazione 4 delle rivendicazioni, il collettore del sesto transistore di uscita 13 è collegato alla quarta uscita logica a 6 correnti del dispositivo tramite un terzo stadio invertente aggiuntivo realizzato sotto forma di un terzo specchio di corrente aggiuntivo 28 abbinato al secondo bus 19 dell'alimentatore.
Consideriamo il funzionamento del circuito decodificatore proposto con ingressi e uscite in corrente di FIG. 2.
Il decoder 2 in 4 implementa le note funzioni:
dove A 0, A ¯ 0 sono segnali diretti e inversi all'ingresso 1 del dispositivo di FIG. 2,
A 1, A ¯ 1 - segnali diretti e inversi all'ingresso 2 del dispositivo di FIG. 2.
Una caratteristica della loro implementazione in algebra lineare è l'uso dell'operazione di differenza troncata per questo scopo:
la cui tavola di verità è riportata di seguito
Dalla tabella segue che delle quattro possibili combinazioni dei valori delle variabili di input, il valore unitario della funzione corrisponde ad una sola combinazione corrispondente alla condizione A 0 > A 1. Specificando variabili di input dirette e inverse nella tabella di verità, si può ottenere un valore unitario della funzione corrispondente a una qualsiasi delle possibili combinazioni dei valori delle variabili di input.
L'applicazione di questa operazione porta alla seguente rappresentazione delle funzioni logiche del decoder:
Queste operazioni sono implementate come segue.
I segnali delle variabili di ingresso A 0 e A 1 attraverso gli ingressi logici 1 e 2 vengono inviati al primo 15 e al terzo 18 specchi di corrente, con l'aiuto dei quali questi segnali vengono moltiplicati e il loro segno cambia. In questo caso il segnale A 0 viene trasmesso sotto forma di corrente fluente (cioè sotto forma di A 0) e, con l'ausilio del terzo specchio di corrente 18, viene convertito in corrente entrante (cioè verso il forma -A 0), e A 1 viene fornito in forma diretta sotto forma di corrente in ingresso (cioè sotto forma di -A 1) e con l'aiuto del primo specchio di corrente 15 viene convertito in una corrente in uscita ( cioè nella forma A 1).
Nel punto di giunzione delle uscite 22 del primo specchio di corrente 15 e 23 del terzo specchio di corrente 18, viene attuata l'operazione A 1 -A 0. Il segnale differenza viene inviato agli emettitori combinati dei transistori 7 e 11, le cui modalità di funzionamento sono impostate dai primi 10 e secondi 14 generatori di tensione di polarizzazione.
Se il segnale differenza è positivo, ad es. A 0 -A 1> 0, il transistor 7 è chiuso e il transistor 11 è aperto e all'uscita 5 viene emesso un quanto di corrente che scorre, corrispondente a - (A 0 -A 1) = A 1 -A 0, realizzando l'espressione (2). Per qualsiasi altra combinazione dei valori dei quanti di corrente all'uscita 5, non ci sarà corrente.
Se A 0 -A 1 ≤0, il transistor 7 è aperto e il transistor 11 è chiuso e all'uscita 3 viene emesso un quanto della corrente che scorre, corrispondente a A 0 -A 1, che implementa l'espressione (3 ). Per qualsiasi altra combinazione dei valori dei quanti di corrente all'uscita 3, non ci sarà corrente.
Nel punto di giunzione dell'uscita 21 del primo specchio di corrente e della sorgente di corrente di riferimento ausiliaria 20, viene sottratto A 1 -1. Il segnale differenza viene inviato agli emettitori combinati dei transistori 8 e 12, le cui modalità di funzionamento sono impostate dalle prime 10 e dalle seconde 14 sorgenti di tensione di polarizzazione. Se il segnale differenza è positivo, ad es. E 1 -1> 0, il transistor 8 è spento e il transistor 12 è acceso. Se il segnale differenza è minore o uguale a zero, allora il transistor 8 è acceso e il transistor 12 è spento.
Nel primo caso il segnale attraverso il transistore 12 è chiuso a massa. Nel secondo caso, il quanto della corrente differenziale in uscita A 1 -1 con l'aiuto del terzo specchio di corrente 16 viene convertito nel quanto della corrente in uscita 1-A 1 e il quanto della corrente in entrata -A 0 viene sottratto da esso . Il segnale differenza viene inviato agli emettitori combinati dei transistori 9 e 13, le cui modalità di funzionamento sono impostate dai primi 10 e secondi 14 generatori di tensione di polarizzazione. Se il segnale differenza è positivo, ad es. il transistor 9 è spento e il transistor 13 è acceso. In questo caso, all'uscita 6 viene emesso un segnale differenza (1-A 1) -A 0, sotto forma di un quanto di corrente fluente, realizzando l'espressione (4). Per qualsiasi altra combinazione dei valori dei quanti di corrente all'uscita 4, non ci sarà corrente.
Specificità questo dispositivoè la rappresentazione dei segnali di uscita sotto forma di quanti della corrente in ingresso (alle uscite 3 e 4) e in uscita (alle uscite 5 e 6). Nel caso in cui siano richieste tutte le uscite della stessa direzione, il circuito decodificatore mostrato in FIG. 3. La sua differenza dal circuito di FIG. 2 è l'utilizzo di due ulteriori specchi di corrente 27 e 28, ai cui ingressi sono collegati i collettori dei transistori 11 e 13, e le uscite sono le uscite 5 e 6 del decodificatore. Di conseguenza, tutti i segnali di uscita sono rappresentati da quanti della corrente in ingresso.
Come si può vedere dalla descrizione di cui sopra, l'implementazione del dispositivo di decodifica 2 in 4 viene effettuata sotto forma di funzioni logiche standard secondo le leggi dell'algebra lineare formando la differenza dei quanti di corrente 10. L'implementazione di elementi su specchi di corrente permette in molti casi di ridurre la tensione di alimentazione, e poiché tutti i circuiti funzionano in modo attivo, non assumendo alcuna saturazione durante il processo di commutazione, le prestazioni complessive del dispositivo aumentano. L'uso di valori stabili dei quanti di corrente I 0, nonché la determinazione del segnale di uscita dalla differenza di queste correnti fornisce una piccola dipendenza del funzionamento del circuito da fattori destabilizzanti esterni (deviazione della tensione di alimentazione, radiazione e effetti della temperatura, interferenze di modo comune, ecc.).
Mostrato in FIG. 9, figg. 10 i risultati della simulazione confermano le proprietà specificate dei circuiti rivendicati.
Pertanto, le soluzioni circuitali considerate del dispositivo logico "Decoder 2 in 4" sono caratterizzate da una rappresentazione binaria in corrente del segnale e possono essere utilizzate come base per dispositivi di calcolo e controllo mediante l'algebra lineare, un caso particolare di cui è l'algebra booleana .
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1. Decodificatore 2 da 4, contenente il primo (1) e il secondo (2) ingressi logici del dispositivo, la prima (3), la seconda (4), la terza (5), la quarta (6) uscite logiche correnti del dispositivo , il primo (7), il secondo (8) e il terzo (9) transistor di uscita, le cui basi sono combinate e collegate alla prima (10) sorgente di tensione di polarizzazione, al quarto (11), quinto (12) e sesto (13) transistor di uscita di diverso tipo di conduttività, le cui basi sono combinate e collegate alla seconda (14) sorgente di tensione di polarizzazione, l'emettitore del primo (7) transistor di uscita è collegato all'emettitore del quarto (11 ) transistor di uscita, l'emettitore del secondo (8) transistor di uscita è collegato all'emettitore del quinto (12) transistor di uscita, l'emettitore del terzo (9) transistor di uscita è collegato all'emettitore del sesto (13) transistor di uscita, la prima (3) uscita logica di corrente del dispositivo è collegata al collettore del primo (7) transistor di uscita, la seconda (4) uscita logica di corrente del dispositivo è collegata al collettore del terzo (9) transistor di uscita, collettore Il quarto (11) transistor di uscita è collegato alla terza (5) uscita logica di corrente del dispositivo, il collettore del sesto (13) transistor di uscita è collegato alla quarta (6) uscita logica di corrente del dispositivo, la prima ( 15) e il secondo (16) specchio di corrente sono abbinati al primo (17) bus dell'alimentatore, il terzo (18) specchio di corrente, abbinato al secondo (19) bus dell'alimentatore, sorgente ausiliaria del riferimento (20), caratterizzato dal fatto che il primo (1) ingresso logico del dispositivo è collegato all'ingresso del terzo (18 ) specchio di corrente, il secondo (2) ingresso logico del dispositivo è collegato all'ingresso del primo (15) specchio di corrente, la prima (21) uscita di corrente del primo (15) specchio di corrente è collegata agli emettitori combinati del secondo (8) e del quinto (12) transistor di uscita e tramite un generatore di corrente di riferimento ausiliario (20) è collegata al secondo (19) bus di alimentazione, la seconda (22) uscita di corrente del primo (15) specchio di corrente è collegata agli emettitori combinati della prima (7) e della quarta (11) uscita transistor e collegato alla prima (23) uscita di corrente del terzo (18) specchio di corrente, il collettore del secondo (8) transistor di uscita è collegato all'ingresso del secondo (16) specchio di corrente, la cui uscita di corrente è collegato agli emettitori combinati del terzo (9) e sesto (13) transistor di uscita e collegato alla seconda (24) uscita di corrente del terzo (18) specchio di corrente e collegato il collettore del quinto (12) transistor di uscita al secondo (19) bus di alimentazione.
2. Decodificatore 2 per 4 secondo la rivendicazione 1, caratterizzato dal fatto che il primo (1) ingresso logico del dispositivo è collegato all'ingresso del terzo (18) specchio di corrente tramite il primo stadio invertente aggiuntivo, realizzato nella forma del primo (26) specchio di corrente aggiuntivo, abbinato al primo (17) bus di alimentazione.
3. Decodificatore 2 da 4 secondo la rivendicazione 1, caratterizzato dal fatto che il collettore del quarto (11) transistore di uscita è collegato alla terza (5) uscita logica di corrente del dispositivo tramite un secondo stadio invertente aggiuntivo, realizzato sotto forma di un secondo (27) specchio di corrente aggiuntivo, accoppiato al secondo (19) bus di alimentazione.
4. Decodificatore 2 da 4 secondo la rivendicazione 1, caratterizzato dal fatto che il collettore del sesto (13) transistore di uscita è collegato alla quarta (6) uscita logica in corrente del dispositivo tramite un terzo stadio invertente aggiuntivo, realizzato sotto forma di un terzo (28) specchio di corrente aggiuntivo, abbinato al secondo (19) bus di alimentazione.
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L'invenzione riguarda il settore delle telecomunicazioni ed è destinata a proteggere le informazioni classificate trasmesse. Il risultato tecnico è un alto livello di sicurezza delle informazioni crittografate. Un metodo per crittografare le informazioni, compresa la costruzione di una tabella di corrispondenza dei simboli e dei loro equivalenti nello spazio (00; FF) nel sistema numerico esadecimale, generando nuova tabella corrisponde cambiando la tabella originale spostando la tabella originale, ad es. la stringa di corrispondenza viene spostata del numero di caratteri specificato, le informazioni di origine vengono codificate e compresse alla dimensione desiderata utilizzando l'apposita tabella di codifica Unicode. 2 scheda.
L'invenzione riguarda la codifica/decodifica di un segnale digitale costituito da blocchi sequenziali di campioni. Il risultato tecnico consiste nel migliorare la qualità del suono codificato. La codifica prevede l'applicazione di una finestra di ponderazione a due blocchi di M campioni consecutivi. In particolare, tale finestra di pesatura è asimmetrica e contiene quattro singoli siti proseguendo sequenzialmente attraverso i due suddetti blocchi, con la prima sezione crescente durante il primo intervallo di tempo, la seconda sezione avente un valore di peso costante durante il secondo intervallo di tempo, la terza sezione decrescente durante il terzo intervallo di tempo, e la quarta sezione avente un valore di ponderazione costante durante il quarto intervallo di tempo. 6 n. e 11 c.p. f-ly, 10 ill.
L'invenzione riguarda il campo dell'elaborazione di segnali digitali, in particolare metodi per la codifica-decodifica di immagini video digitali. Il risultato tecnico è quello di aumentare il rapporto di compressione delle immagini video con una leggera diminuzione della qualità dell'immagine decodificata applicata alle immagini aventi natura ad alta frequenza dello spettro del segnale. Viene proposto un metodo per codificare-decodificare immagini video digitali. Secondo il metodo, nel processo di codifica, un ulteriore componente ad alta frequenza viene aggiunto riga per riga al componente a bassa frequenza della trasformata wavelet per smussare la funzione originale, che viene utilizzata per la codifica, ma viene soppressa durante la decodifica lato utilizzando un filtro passa basso. Inoltre, la codifica viene realizzata quando si utilizza un funzionale con il duplice scopo di aumentare il rapporto di compressione dei dati e mantenere la qualità dell'immagine decodificata e le caratteristiche del filtro decodificatore vengono prese in considerazione come limitazione della comunicazione in fase di codifica. 8 dwg, 3 tbl
L'invenzione riguarda il campo della comunicazione senza fili. Il risultato tecnico è quello di migliorare la qualità della comunicazione sopprimendo le successive interferenze tra i flussi di segnale. Il metodo di precodifica comprende: eseguire la preelaborazione di precodifica su un segnale da trasmettere, la preelaborazione provocando un aumento della potenza del segnale da trasmettere; selezione dell'algoritmo di limitazione della potenza secondo la regola di selezione; eseguire un'operazione di limitazione della potenza sul segnale preelaborato secondo l'algoritmo di limitazione della potenza selezionato; e generare il segnale precodificato secondo il segnale di potenza limitata. Una forma di realizzazione della presente invenzione divulga inoltre un trasmettitore, un ricevitore e un sistema di precodifica. Nella presente invenzione, l'influenza negativa esercitata dall'operazione di limitazione di potenza sulla trasmissione del segnale può essere ridotta il più possibile mentre la potenza di trasmissione è limitata utilizzando l'operazione di limitazione di potenza. 5 n. e 12 p.p. f-ly, 8 dwg
La presente invenzione riguarda il campo della codifica e decodifica ed è destinata a quantizzare vettori di inviluppo di frequenza. EFFETTO: aumento dell'efficienza di quantizzazione dei vettori di inviluppo di frequenza. Il metodo include: dividere gli N inviluppi di frequenza in un frame in N1 vettori, dove ciascun vettore nei N1 vettori include M inviluppi di frequenza; quantizzare il primo vettore in N1 vettori utilizzando il primo vocabolario per ottenere una parola di codice corrispondente al primo vettore quantizzato, dove detto primo vocabolario è suddiviso in sezioni 2B1; determinare secondo la parola di codice corrispondente al primo vettore quantizzato che il primo vettore quantizzato è associato alla i-esima regione nelle regioni 2B1 di detto primo vocabolario; determinare il secondo vocabolario secondo il vocabolario della regione i-esima; e quantizzare il secondo vettore in N1 vettori in base a detto secondo vocabolario. Nelle forme di realizzazione della presente invenzione, gli inviluppi di frequenza sono suddivisi in una pluralità di vettori con dimensioni più piccole, in modo che la quantizzazione dei vettori possa essere eseguita sui vettori di inviluppo di frequenza utilizzando un vocabolario con meno bit. 2 n. e 6 c.p. f-ly, 3 dwg.
Il gruppo delle invenzioni riguarda il campo della codifica. Il risultato tecnico è quello di migliorare l'efficienza della compressione dei dati. Un metodo per codificare dati di input (D1) include definire blocchi di dati e/o pacchetti di dati sostanzialmente ripetuti in almeno uno dei pezzi di dati di input (D1), in cui i blocchi di dati e/o pacchetti di dati includono una corrispondente pluralità di elementi , dove gli elementi includono una pluralità di bit; determinare se gli elementi sono invariati all'interno di blocchi di dati e/o pacchetti di dati essenzialmente ripetitivi e/o determinare che gli elementi all'interno dei blocchi di dati e/o pacchetti di dati essenzialmente ripetitivi cambiano; codificare elementi invariati in dati codificati (E2) utilizzando almeno un simbolo corrispondente o almeno un bit corrispondente, indicando che non vi sono variazioni negli elementi invariati rispetto ai loro elementi corrispondenti nel blocco dati di riferimento e/o nel pacchetto dati; e codificare gli elementi modificati in dati codificati (E2). 6 n. e 28 z.p. f-ly, 8 dwg
L'invenzione riguarda i decodificatori. Il risultato tecnico consiste nell'aumentare la velocità dei dispositivi di conversione delle informazioni che utilizzano il decodificatore dell'invenzione. Il primo ingresso logico del dispositivo è collegato all'ingresso del terzo specchio di corrente, il secondo ingresso logico del dispositivo è collegato all'ingresso del primo specchio di corrente, la prima uscita di corrente del primo specchio di corrente è collegata al combinato emettitori del secondo e quinto transistore di uscita e tramite un generatore di corrente di riferimento ausiliario è collegata al secondo bus del generatore, la seconda uscita di corrente del primo specchio di corrente è collegata agli emettitori combinati del primo e quarto transistore di uscita ed è collegato alla prima uscita in corrente del terzo specchio di corrente, il collettore del secondo transistor di uscita è collegato all'ingresso del secondo specchio di corrente, la cui uscita in corrente è collegata agli emettitori combinati del terzo e del sesto transistor di uscita ed è collegato con la seconda uscita di corrente del terzo specchio di corrente, e il collettore del quinto transistore di uscita è collegato al secondo bus della sorgente di alimentazione. 3 c.p. f-ly, 5 dwg
3. Schema funzionale, designazione grafica convenzionale e tabella di verità di un decoder completo per 3 ingressi.
4. Decodificatori lineari: funzione di commutazione, UGO e circuito.
5. Decodificatori piramidali: funzione di commutazione, UGO e circuito.
6. Decodificatori rettangolari multistadio: funzione di commutazione, UGO e circuito.
7. Decoder temporizzati e integrati.
decodificatore è un'unità operativa combinata che converte una parola di ingresso in un segnale su una delle sue uscite.
Un decodificatore è quindi un nodo in cui ogni combinazione di segnali di ingresso corrisponde alla presenza di un segnale in corrispondenza di una delle uscite.
La figura 4 mostra uno schema funzionale di un decoder con n ingressi e 2 n -1 uscite.
Tecnica di sintesi del decodificatore
Le condizioni di funzionamento di un decoder per due ingressi possono essere rappresentate da una tabella di verità (Tabella 3). Il numero di uscite di un tale decodificatore è m = 2 2 = 4.
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Tabella 3 |
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Tabella di verità del decodificatore 2 × 4
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Le funzioni di commutazione per le uscite del decoder secondo questa tabella di verità sono scritte come segue:
Trasformiamo le espressioni (4) per l'implementazione nella base NAND:
Immagini condizionali del decoder utilizzato in edilizia diagrammi funzionali, sono mostrati in Fig. 7, dove a è la designazione generale del decodificatore; b - designazione di un decodificatore a matrice. Gli ingressi del decodificatore sono contrassegnati con numeri decimali che rappresentano i pesi binari, le uscite - con immagini decimali delle corrispondenti combinazioni di codici.
Designazione dei decodificatori: 155 ID 1, 555ID 6, ecc.
3. Analisi del funzionamento dello scrambler
Scopo e principio di funzionamento degli encoder.
L'esame della questione viene effettuato intervistando i tirocinanti dalle loro sedi e alla lavagna secondo il seguente schema:
Appuntamento
Tavolo della verità
Metodi per la sintesi dei circuiti
Esempi degli schemi più semplici
Domande rivolte ai tirocinanti
Scrambler:
1. Scopo, logica di funzionamento e classificazione degli scrambler.
2. Schema funzionale, designazione grafica convenzionale e tabella di verità dell'encoder per n ingressi.
3. Schema funzionale, designazione grafica convenzionale e tabella di verità dell'encoder per 4 ingressi.
4. Sintesi di scrambler in varie basi.
5. Principi di costruzione di criptatori prioritari.
Scrambler è un'unità funzionale di un computer digitale ed è progettato per convertire un codice unitario (un codice in cui solo una variabile assume un singolo valore) in un codice posizionale (binario).
In altre parole, lo scrambler svolge le funzioni opposte alle funzioni del decryptor.
Un encoder completo dispone di 2 m di ingressi e m di uscite. In questo caso, se ad uno dei circuiti di ingresso dell'encoder viene applicato un segnale di ingresso, allora alle sue uscite si forma una parola corrispondente al numero del circuito eccitato.
Sintesi di un encoder equivalente
Sia m = 2, allora il numero di ingressi dell'encoder è quattro. La tabella delle operazioni di un tale encoder apparirà come segue (Tabella 4).
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Tabella 4 |
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Tabella di stato dell'encoder 4 × 2
Sintesi encoder prioritario Considera il principio di funzionamento dell'encoder "4 × 2". La tabella della verità per questo codificatore è presentata nella tabella. 5. Dalla tabella si vede che nella costruzione dell'encoder prioritario si utilizzano i set 1, 2, 4 e 8, per il resto dei set la funzione assume un valore indifferente - F. | ||||||||||||||||||||||||||||||
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Microcircuito K176ID1, K561ID1
Il decoder BCD parziale ha 4 ingressi per la ricezione del codice binario e 10 uscite per il suo equivalente decimale.
Il livello attivo sia dell'input che dell'output è alto. Quando un codice binario nell'intervallo 8-15 viene applicato al microcircuito, viene impostato un livello logico basso su tutte le uscite (la decodifica non viene eseguita). Il microcircuito non ha ingressi aggiuntivi per lo strobing, tuttavia, l'espansione della profondità di bit è facile da implementare se si sacrificano le ultime due cifre decimali:
Nel diagramma sopra, il bit più significativo invertito del codice di ingresso viene utilizzato come segnale strobe per DD2. In questo caso, i pin 4,5 (le cifre decimali più significative di 8,9) dei microcircuiti non vengono utilizzati e il circuito è un decodificatore BCD a 4 bit completo.
Nella figura seguente, a causa dell'uso di un microcircuito separato per controllare i decodificatori, il numero di uscite è stato aumentato a 64 (codice di ingresso a 6 byte).
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Microcircuito K176ID2
Decodificatore-convertitore. Progettato per convertire il codice binario in codice per un indicatore a sette segmenti. Non ci sono circuiti per il controllo del punto decimale nel microcircuito. Oltre al decoder stesso, il microcircuito ha un trigger latch che consente di memorizzare i dati correnti.
Dispone di un ingresso dati a quattro cifre e sette uscite per il collegamento di un indicatore digitale a sette segmenti. I livelli attivi dell'ingresso e dell'uscita sono alti, ma se necessario possono essere invertiti dal segnale all'ingresso di servizio S. Quando il livello a questo ingresso è basso, il segnale di uscita attivo è alto, con “1” su S , è basso. Ciò consente di collegare matrici digitali sia con un anodo comune che con un catodo comune senza inverter aggiuntivi. Un'altra entrata di servizio K è utilizzata per controllare la matrice. "0" all'ingresso K abilita la visualizzazione, "1" spegne la matrice.
E il terzo ingresso di servizio C serve per bloccare le informazioni che entrano nell'ingresso del decodificatore. Quando C è alto, il segnale viene immediatamente decodificato e inviato all'indicatore. Quando lo si cambia in "0", il codice di ingresso viene memorizzato e visualizzato indipendentemente dalle modifiche nell'ingresso fino a quando il livello all'ingresso C non torna alto. La memorizzazione avviene su un declino di alto livello.
Gli interruttori di uscita del microcircuito K176ID2 sono in grado di sopportare correnti di cortocircuito numericamente uguali al livello di tensione di alimentazione (in mA) e quindi possono essere caricati direttamente su indicatori LED (ad esempio AL305, ALS324, ALS321) senza amplificatori di corrente aggiuntivi.
Microcircuito K176IDZ
Analogo completo di K176ID2 in termini di pinout e algoritmo di funzionamento. La differenza sta negli interruttori di uscita realizzati secondo lo schema open-drain. Ciò consente di collegare direttamente all'uscita del decodificatore gli anodi degli indicatori fluorescenti che richiedono una tensione relativamente alta (fino a 15 V) per la loro alimentazione. Quando si utilizza un microcircuito insieme a tali indicatori, è necessario inviare un registro all'ingresso di servizio S. "0".
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Microcircuito 564ID4
Decodificatore-convertitore. Progettato per convertire un codice binario in un codice per un indicatore a sette segmenti (incluso LCD). Non ci sono catene per controllare il punto decimale.
La principale differenza rispetto a K176ID2 è la presenza di una terza uscita per l'alimentazione degli interruttori di uscita, che può sopportare tensioni fino a 15 V. Per l'alimentazione antifase del display LCD, è presente un amplificatore speciale (ingresso S, uscita P). Consideriamo il suo lavoro in modo più dettagliato sull'esempio del collegamento dell'indicatore LCD IZhKTs1-1 / 18.
Supponiamo che il decoder stesso, come tutti i precedenti nodi del dispositivo, sia alimentato da una tensione di 5 V (pin 16) e che l'indicatore LCD richieda Tensione CA con un'ampiezza di 15 V. Per organizzare l'alimentazione del display LCD si procede come segue: al pin 7 forniamo 15 V (il terzo pin di alimentazione), e al pin 6 (ingresso S) un segnale di livello TTL (5 V ) e una frequenza di 100 Hz. Questo segnale va al pin 1 (pin P) senza inversione, ma la sua ampiezza aumenta fino a una tensione di 15 V.
Lo stesso segnale, quando il livello è attivo (logica 1), inverte i segnali provenienti dall'uscita del decoder (simile a 176ID2,3). Poiché gli interruttori di uscita del microcircuito sono alimentati da una sorgente da 15 V, il livello su di essi cambierà da 0 a 15 V a una frequenza di 100 Hz e in antifase con il segnale P. Pertanto, sarà presente una tensione alternata su i segmenti attivi dell'indicatore e 0 su quelli inattivi.
Va notato che il decoder è completo, ad es. in grado di visualizzare non solo i numeri da 0 a 9, ma anche i simboli "L", "H", "P", "A", "-" corrispondenti al codice binario 10-14. Con il codice 15, tutti i segmenti vengono oscurati.
Sebbene lo scopo principale del microcircuito sia quello di controllare un indicatore LCD, la sua potenza di uscita è sufficiente per accendere una matrice di LED (a una tensione di alimentazione fino a 10 V, anche senza resistori di limitazione della corrente). Modificando il livello all'ingresso S è possibile fornire alle matrici sia un anodo comune che un catodo comune. L'uscita P non viene utilizzata in questo caso.
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Microcircuito 564ID5
Il decoder differisce dal 564ID4 per l'assenza dell'uscita P e ha un registro latch a quattro bit, simile a K176ID2.
Il registro è comandato dall'ingresso C: "1" - passaggio diretto del codice al decoder e quindi alle uscite per il collegamento dei segmenti indicatori, "0" - informazione di aggancio per la visualizzazione. In questa modalità, il microcircuito non risponde a una modifica del codice binario all'ingresso. Il blocco delle informazioni si verifica al momento della caduta del livello all'ingresso C.
Una caratteristica interessante dei decoder K176ID2, K176ID3, 564ID4 e 564ID5 è lo stesso cablaggio dei pin di ingresso e uscita con lo stesso nome.
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Microcircuito KR1561ID6
Una custodia del microcircuito contiene due decodificatori BCD indipendenti per due ingressi e quattro uscite. Ogni decoder è dotato di un ingresso gating.
I livelli di input e output attivi sono alti e gli input con gate sono bassi. A "0" all'ingresso S, il decoder funziona (all'uscita appare l'equivalente decimale del codice di ingresso), a "1" - tutte le uscite sono impostate su "0".
Microcircuito KR1561ID7
Un analogo completo di KR1561ID6 in termini di cablaggio e algoritmo di funzionamento, ma gli inverter sono installati alle uscite di entrambi i decoder (il livello di uscita attivo è basso).
A causa della presenza di uscite inverse, il microcircuito è ideale per pilotare la maggior parte dei decoder CMOS quando sono in cascata. Nella figura seguente, nel circuito di controllo del gruppo K561ID1, viene utilizzato un decodificatore del microcircuito KR1561ID7, che ha permesso di costruire un decodificatore con 32 uscite su soli cinque casi.
Per realizzare un decoder completo per 8 uscite al microcircuito KR1561ID6 (codice uscita - diretto) o KR1561ID7 (codice uscita - inverso), è sufficiente aggiungere un solo inverter:
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I dispositivi logici si dividono in due classi: combinatori e sequenziali.
Il dispositivo si chiama combinatoria se i suoi segnali di uscita in un determinato momento sono determinati in modo univoco dai segnali di ingresso che si verificano in quel momento.
Altrimenti, il dispositivo è chiamato macchina a stati sequenziali o finiti (macchina digitale, macchina con memoria). Nei dispositivi sequenziali, ci sono necessariamente elementi di memoria. Lo stato di questi elementi dipende dalla cronologia dei segnali di ingresso. I segnali di uscita dei dispositivi seriali sono determinati non solo dai segnali disponibili agli ingressi per questo momento tempo, ma anche lo stato degli elementi della memoria. Pertanto, la risposta di un dispositivo seriale a determinati segnali di ingresso dipende dalla cronologia del suo funzionamento.
Tra i dispositivi combinatori e sequenziali, ci sono quelli tipici che sono più ampiamente utilizzati nella pratica.
Scrambler
Un encoder è un dispositivo combinatorio che converte i numeri decimali in un sistema di numeri binari e a ciascun ingresso può essere assegnato un numero decimale e un insieme di segnali logici di uscita corrisponde a un determinato codice binario. L'encoder è talvolta chiamato "codificatore" e viene utilizzato, ad esempio, per convertire i numeri decimali digitati sulla tastiera di una tastiera in numeri binari.
Se il numero di ingressi è così grande che tutte le possibili combinazioni di segnali di uscita vengono utilizzate nell'encoder, tale encoder viene chiamato completo, se non tutto, quindi incompleto. Il numero di ingressi e uscite in un encoder completo è correlato dal rapporto n = 2 m, dove n è il numero di ingressi, m è il numero di uscite.
Quindi, per convertire il codice della tastiera in un numero binario a quattro cifre, è sufficiente utilizzare solo 10 ingressi, mentre il numero totale di ingressi possibili sarà 16 (n = 2 4 = 16), quindi un encoder 10 × 4 ( da 10 a 4) sarà incompleto...
Consideriamo un esempio di costruzione di un codificatore per convertire un codice unitario di dieci cifre (numeri decimali da 0 a 9) in un codice binario. Si assume che il segnale corrispondente ad un'unità logica sia fornito ad un solo ingresso alla volta. Simbolo di tale encoder e la tabella di corrispondenza dei codici sono mostrati in Fig. 3.35.
Usando questo tavolo corrispondenza, scriviamo espressioni booleane, includendo nella somma logica quelle variabili di input che corrispondono all'unità di alcune variabili di output. Quindi, all'uscita di 1 ci sarà un "1" logico quando il "1" logico sarà all'ingresso X 1, o X 3, o X 5, o X 7, o X 9, cioè 1 = X 1 + X 3 + X 5 + X 7 + X 9
Allo stesso modo, otteniamo y 2 = X 2 + X 3 + X 6 + X 7 y 3 = X 4 + X 5 + X 6 + X 7 y 4 = X 8 + X 9
Presentiamo in fig. 3.36 schema di un tale codificatore che utilizza elementi OR. 
In pratica viene spesso utilizzato un encoder prioritario. In tali encoder il codice binario corrisponde al numero più alto dell'ingresso a cui è applicato il segnale "1", cioè è consentito inviare segnali all'encoder prioritario su più ingressi, e imposta il codice del numero corrispondente all'ingresso senior in uscita.
Si consideri come esempio (Fig. 3.37) un encoder prioritario (encoder prioritario) K555IVZ della serie di microcircuiti K555 (TTLSh). 
L'encoder dispone di 9 ingressi invertiti, designati PR l,…, PR 9. PR sta per priorità. L'encoder dispone di quattro uscite inverse B l, ..., B 8. L'abbreviazione B sta per "bus" (dall'inglese bus). Le cifre determinano il valore del livello attivo (zero) nel bit corrispondente del numero binario. Ad esempio, B 8 significa che lo zero su questa uscita corrisponde al numero 8. Ovviamente si tratta di un encoder incompleto.
Se tutti gli ingressi hanno un'unità logica, allora anche tutte le uscite hanno un'unità logica, che corrisponde al numero 0 nel cosiddetto codice inverso (1111). Se almeno un ingresso ha uno zero logico, allora lo stato dei segnali di uscita è determinato dal numero di ingresso più grande, che ha uno zero logico, e non dipende dai segnali agli ingressi di numero inferiore.
Ad esempio, se l'ingresso PR 1 è uno zero logico e tutti gli altri ingressi sono uno logico, le uscite hanno i seguenti segnali: B 1 - 0, B 2 - 1, B 4 - 1, B 8 - 1, che corrisponde al numero 1 nel codice inverso (1110).
Se l'ingresso PR 9 è zero logico, allora, indipendentemente dagli altri segnali di ingresso, le uscite hanno i seguenti segnali: V 1 - 0, V 2 - 1, V 4 - 1, V 8 - 0, che corrisponde al numero 9 nel codice inverso (0110) ...
Lo scopo principale dell'encoder è convertire il numero della sorgente del segnale in un codice (ad esempio, il numero di un pulsante premuto di alcune tastiere).
decodificatori
Un dispositivo combinatorio è chiamato, convertendo un codice binario di n bit in un segnale logico che compare in uscita, il cui numero decimale corrisponde al codice binario. Il numero di ingressi e uscite nel cosiddetto decodificatore completo è correlato dal rapporto m = 2 n, dove n è il numero di ingressi, ed m è il numero di uscite. Se il decodificatore utilizza un numero incompleto di uscite, tale decodificatore viene chiamato incompleto. Quindi, ad esempio, un decoder con 4 ingressi e 16 uscite sarebbe completo, e se ci fossero solo 10 uscite, sarebbe incompleto.
Facciamo ad esempio riferimento al decoder K555ID6 della serie K555 (Fig. 3.38).
Il decoder dispone di 4 ingressi diretti, designati con А 1, ..., А 8. L'abbreviazione A sta per "address" (dall'indirizzo inglese). Questi ingressi sono detti indirizzabili. I numeri determinano i valori del livello attivo (unità) nel bit corrispondente del numero binario. Il decoder ha 10 uscite inverse Y 0, ..., Y 9. Le cifre definiscono il numero decimale corrispondente al dato numero binario sugli ingressi. Ovviamente, questo decoder è incompleto.
Il valore del livello attivo (zero) ha l'uscita, il cui numero è uguale al numero decimale, determinato dal numero binario in ingresso. Ad esempio, se tutti gli ingressi hanno zeri logici, allora l'uscita Y 0 è uno zero logico e sulle altre uscite ce n'è uno logico. Se l'ingresso A 2 è uno logico e gli altri ingressi sono uno zero logico, allora l'uscita Y 2 è uno zero logico e le altre uscite sono uno logico. Se l'ingresso è un numero binario superiore a 9 (ad esempio, tutti gli ingressi sono uno, che corrisponde al binario 1111 e al decimale 15), allora tutte le uscite sono logiche.
Il decoder è uno dei dispositivi logici ampiamente utilizzati. È usato per costruire vari dispositivi combinatori.
Gli scrambler ei decoder considerati sono esempi dei convertitori di codice più semplici.
Convertitori di codice
In generale, chiamano dispositivi progettati per convertire un codice in un altro e spesso eseguono conversioni di codici non standard. I convertitori di codice sono designati da X / Y.
Consideriamo le caratteristiche dell'implementazione del convertitore usando l'esempio di un convertitore di codice a tre elementi in un codice a cinque elementi. Supponiamo che sia necessario implementare la tabella di corrispondenza dei codici mostrata in Fig. 3.39.
Qui, N denota un numero decimale corrispondente al codice binario in ingresso. I convertitori di codice spesso creano uno schema decodificatore-crittografo. Il decodificatore converte il codice di input in un numero decimale, quindi il decodificatore forma il codice di output. Lo schema del convertitore, realizzato secondo questo principio, è mostrato in Fig. 3.40, in cui viene utilizzato un codificatore a diodi a matrice. Il principio di funzionamento di un tale convertitore è abbastanza semplice. Ad esempio, quando su tutti gli ingressi del decoder c'è una "O" logica, allora sulla sua uscita 0 appare un "1" logico, che porta alla comparsa di "1" alle uscite di 4 e 5, cioè, viene implementata la prima riga della tabella di corrispondenza dei codici. 
L'industria produce un gran numero di scrambler, decoder e convertitori di codice, come un decodificatore gated 4 × 16 (K555IDZ), un convertitore di codice per pilotare una matrice LED 7 × 5 (K155ID8), un convertitore di codice per controllare un indicatore a barre (K155ID15), ecc.
Uno degli elementi molto importanti della tecnologia digitale, e specialmente nei computer e nei sistemi di controllo, sono gli encoder ei decoder.
Quando sentiamo la parola scrambler o decoder, ci vengono in mente frasi di film di spionaggio. Qualcosa del tipo: decifrare l'invio e crittografare la risposta.
Non c'è niente di sbagliato in questo, dal momento che i codificatori e i decodificatori vengono utilizzati nelle macchine di crittografia delle nostre residenze e di quelle straniere.
Scrambler.
Pertanto, l'encoder (encoder) è dispositivo elettronico, in questo caso, un microcircuito che converte il codice di un sistema di numerazione nel codice di un altro sistema. I più diffusi in elettronica sono gli scrambler che convertono un codice decimale posizionale in un codice binario parallelo. Questo è il modo in cui l'encoder può essere indicato sul diagramma schematico.
Ad esempio, immaginiamo di tenere in mano una normale calcolatrice, che ogni scolaro usa ora.
Poiché tutte le azioni nella calcolatrice vengono eseguite con numeri binari (ricorda le basi dell'elettronica digitale), dopo la tastiera c'è un codificatore che converte i numeri inseriti in forma binaria.
Tutti i pulsanti della calcolatrice sono collegati al filo comune e premendo, ad esempio, il pulsante 5 all'ingresso dell'encoder, otterremo immediatamente la forma binaria di questo numero alla sua uscita.
Naturalmente, l'encoder della calcolatrice ha un numero maggiore di input, poiché oltre ai numeri, è necessario inserire altri simboli aritmetici, quindi non solo i numeri in forma binaria, ma anche i comandi vengono rimossi dagli output dell'encoder.
Se consideriamo la struttura interna dell'encoder, allora è facile assicurarsi che venga eseguito sugli elementi logici di base più semplici.
In tutti i dispositivi di comando che operano su logica binaria, ma per comodità dell'operatore di avere una tastiera decimale, vengono utilizzati degli encoder.
Decodificatori.
I decodificatori appartengono allo stesso gruppo, solo che funzionano esattamente al contrario. Convertono il codice binario parallelo in decimale posizionale. La designazione grafica convenzionale sul diagramma può essere la seguente.
O così.
Se parliamo di decodificatori in modo più completo, allora va detto che possono convertire un codice binario in diversi sistemi numerici (decimale, esadecimale, ecc.). Tutto dipende dallo scopo e dallo scopo specifici del microcircuito.
L'esempio più semplice... Hai visto un indicatore digitale a sette segmenti più di una volta, ad esempio un LED. Visualizza cifre decimali e numeri a cui siamo abituati dall'infanzia (1, 2, 3, 4 ...). Ma, come sai, l'elettronica digitale funziona con numeri binari, che rappresentano una combinazione di 0 e 1. Cosa ha convertito il codice binario in decimale e ha fornito il risultato al display digitale a sette segmenti? Probabilmente hai già indovinato che è stato fatto da un decoder.
Il funzionamento del decoder può essere valutato dal vivo se si assembla un circuito semplice, che consiste in un microcircuito decoder K176ID2 e un indicatore LED a sette segmenti, chiamato anche "otto". Dai un'occhiata allo schema, è più facile capire come funziona il decoder. Puoi utilizzare una breadboard senza saldatura per assemblare rapidamente il tuo circuito.
Per riferimento. Il microcircuito K176ID2 è stato sviluppato per controllare un indicatore LED a 7 segmenti. Questo microcircuito è in grado di convertire il codice binario da 0000 prima 1001 , che corrisponde alle cifre decimali da 0 a 9 (una decade). Il resto, le combinazioni più anziane semplicemente non vengono visualizzate. Le conclusioni C, S, K sono ausiliarie.
Il microcircuito K176ID2 ha quattro ingressi (1, 2, 4, 8). A volte sono anche indicati RE0 - RE3... A questi ingressi viene applicato un codice binario parallelo (ad esempio, 0001). In questo caso il codice binario ha 4 bit. Il microcircuito converte il codice in modo che alle uscite ( a - g), compaiono segnali che formano cifre decimali e numeri sull'indicatore a sette segmenti, a cui siamo abituati. Poiché il decoder K176ID2 è in grado di visualizzare cifre decimali nell'intervallo da 0 a 9, sull'indicatore vedremo solo loro.
Agli ingressi del decodificatore K176ID2 sono collegati 4 interruttori a levetta (S1 - S4), con l'aiuto dei quali è possibile inviare al decodificatore un codice binario parallelo. Ad esempio, quando l'interruttore a levetta è chiuso S1 un'unità logica viene fornita al 5 ° pin del microcircuito. Se apri i contatti dell'interruttore a levetta S1- questo corrisponderà allo zero logico. Con l'aiuto di interruttori a levetta, possiamo impostare manualmente la logica 1 o 0 sugli ingressi del microcircuito.Penso che tutto sia chiaro con questo.
Lo schema mostra come viene alimentato il codice 0101 agli ingressi del decoder DD1. Indicatore LED verrà visualizzato il numero 5. Se si chiude solo l'interruttore a levetta S4, l'indicatore visualizzerà il numero 8. Per scrivere un numero da 0 a 9 in codice binario bastano quattro cifre: un 3 * 8 + un 2 * 4 + un 1 * 2 + un 0 * 1, dove uno 0 - un 3, sono numeri del sistema numerico (0 o 1).
Rappresentiamo il numero 0101 in forma decimale 0101 = 0*8 + 1*4 + 0*2 + 1*1 = 4 + 1 = 5 ... Ora diamo un'occhiata al diagramma e vediamo che il peso della cifra corrisponde alla cifra per cui 0 o 1 viene moltiplicato nella formula.
Un decoder basato sulla tecnologia TTL - K155ID1 è stato utilizzato un tempo per controllare un indicatore digitale a scarica di gas dei tipi IN8, IN12, che erano molto richiesti negli anni '70, poiché gli indicatori LED a bassa tensione erano ancora molto rari.
Tutto è cambiato negli anni '80. È stato possibile acquistare liberamente matrici LED a sette segmenti (indicatori) e un boom nell'assemblaggio di orologi elettronici è stato travolto dai radioamatori. Fatti in casa Orologio digitale solo i pigri non riscuotevano per la casa.
